【課題】固体撮像装置の感度の低下を抑制しつつ、混色を低減させる。
【解決手段】赤色用イメージセンサ３ｒの光電変換部１２ｒは、青色用イメージセンサ３ｂの光電変換部１２ｂおよび緑色用イメージセンサ３ｇの光電変換部１２ｇに対して光入射面から深い位置に配置する。 （もっと読む）

【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。 （もっと読む）

【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】実施形態は、多層グラフェンの配線及び多層グラフェン配線を有する半導体装置を提供することを目的とする。
【解決手段】実施形態にかかる配線は、基板と、基板上に設けられた金属膜と、記金属膜上に設けられた金属部と、金属部に形成されたグラフェン配線とを有し、前記グラフェン配線は、前記金属膜と電気的に接続し、金属膜と金属部は、異なる金属または合金であることを特徴とする。 （もっと読む）

【課題】テンプレート表面に充填性と離型性を両立した離型層を形成する。
【解決手段】本実施形態では、インプリント処理時に光硬化性樹脂に接触させる凹凸を有するパターン面を備えたテンプレートの表面処理を行う。この表面処理方法は、テンプレート１のパターン面に第１シランカップリング剤を供給する工程と、テンプレート１のパターン面に第２シランカップリング剤を供給する工程と、を備えている。第１シランカップリング剤を使用してテンプレート表面に形成する離型層は、第２シランカップリング剤を使用してテンプレート表面に形成する離型層と比較して、前記光硬化性樹脂に対する接触角及び水に対する接触角が低い。 （もっと読む）

【課題】塗布された反転材の段差を小さくし、反転マスクプロセスにより所望のパターンを形成する。
【解決手段】本実施形態によれば、パターン形成方法は、被加工膜上の第１領域に第１パターンを形成する工程と、前記第１パターンを覆うように前記被加工膜上に感光性化合物を有する反転材膜を形成する工程と、前記反転材膜を露光及び現像し、前記被加工膜上の前記第１領域とは異なる第２領域において、前記反転材膜を第２パターンに加工する工程と、前記反転材膜を露光及び現像した後、前記第１パターンの上面が露出するように前記反転材膜をエッチバックし、前記第１領域において前記反転材膜を第３パターンに加工する工程と、前記第２パターン及び前記第３パターンをマスクとして前記被加工膜をエッチングする工程と、を備える。 （もっと読む）

【課題】フィールドプレート電極を有するトレンチゲート構造を備えた電力用半導体装置においてゲート−ソース間容量を低減する。
【解決手段】電力用半導体装置は、第１導電形の第１の半導体層２、フィールド絶縁膜６、フィールドプレート電極７、第１の絶縁膜８、導電体９、第２の絶縁膜１１、ゲート絶縁膜１０、及びゲート電極１２を備える。フィールドプレート電極７は、フィールド絶縁膜６を介して第１の半導体層２のトレンチ５内に設けられる。第１の絶縁膜８は、フィールドプレート電極７上に設けられ、フィールド絶縁膜６とともにフィールドプレート電極７を取り囲む。導電体９は、第１の絶縁膜８上に設けられ、フィールドプレート電極７とは絶縁される。ゲート電極１２は、フィールド絶縁膜６の上端上に設けられ第２の絶縁膜１１を介して導電体に隣接し、ゲート絶縁膜１０を介してトレンチ５内に設けられる。 （もっと読む）

【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。 （もっと読む）

【課題】メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供する。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に第２方向に延びる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって前記第２配線間に複数本の第２絶縁部材を前記配線層に接するように形成する工程と、前記犠牲膜を除去することによりギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し他方には結合しない分子材料を形成する工程と、を備える。 （もっと読む）