【課題】複数の製造工程を経て、複数の製品基板の基板面上にそれぞれ素子構造を形成する際に、各製造工程に用いる各種の処理装置等に発生した固有の欠陥等に起因して、製品基板に生じる欠陥を製造時間及び製造コストを最小限に抑えて容易且つ確実に認識し、上記の固有の欠陥等の工程異常を正確に特定することを可能とする。
【解決手段】半導体ウェーハ処理工程を構成する各製造工程を各種条件で実行するために用いる各種の処理装置、例えば成膜装置、酸化・窒化装置、露光装置、エッチング装置、ドーピング装置等の多数の処理装置について、欠陥装置特定機構２は、当該各処理装置のうち、製品検査を要する処理装置を特定し、製品検査機構３は、製品検査を要すると判断された処理装置を用いる製造工程について当該製品検査を行う。 （もっと読む）

【課題】フレアによるショット領域の露光を抑制し、メンテナンスコストを低減し得るフォトマスクの遮光帯作成方法及び遮光帯データ作成装置を提供する。
【解決手段】露光装置でのフレアの発生量と露光装置のメンテナンス周期とに応じて必要となるフォトマスクの遮光帯の幅をあらかじめフレア管理テーブルＡ〜Ｃとして備え、フレア量の許容上限を示す管理値に基づいてフレア管理テーブルＡ〜Ｃから必要とする遮光帯の幅を求める。 （もっと読む）

【課題】容易に出力電圧を調整することができるＤＣ−ＤＣコンバータを提供することを課題とする。
【解決手段】フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器（１０１）と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器（１０２）と、信号を生成する信号生成回路（１０４）と、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路（１０３）と、第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタ（ＦＥＴ１，ＦＥＴ２）と、前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成する平滑化回路（Ｌ１，Ｃ１）とを有するＤＣ−ＤＣコンバータが提供される。 （もっと読む）

【課題】半導体素子の周囲に配設されるリードの配設される間隔を狭めることを可能とし、もって当該リードの数の増加を可能とすると共に、当該リード相互の電気的干渉を防止・低減して当該リード間にクロストークなどを生じない半導体装置構造を提供する。
【解決手段】本発明の半導体装置は、半導体素子と、前記半導体素子の周囲に配設された複数のリードとを具備する半導体装置であって、前記複数のリードは、前記半導体素子の電極端子と接続部材を介して接続された複数の第１のリードと、前記第１のリード間に配設されて、前記半導体素子の電極端子とは接続されない第２のリードとを含むことを特徴とする。 （もっと読む）

【課題】
本発明は、リードデータストローブのマスク及びゲーティングの時点において、リードデータストローブがＨｉ−Ｚ状態となることを防止する信号マスキング回路及び半導体集積回路を提供することを目的とする。
【解決手段】
リードデータストローブの論理"Ｌ"の期間を検出し、その期間が所定の期間であるときはゲーティング信号を発生する検出回路と、遅延リードデータストローブ信号発生回路と、遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、を有する信号マスキング回路。
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【課題】ソフトエラー耐性の高いＭＯＳトランジスタを提供する。
【解決手段】埋め込み絶縁膜からなるＳＴＩ２により素子分離されたトランジスタ１０、２０形成領域のソース・ドレイン領域４、５の直下に、ソース・ドレイン領域４、５と同一導電型の不純物領域からなるバリア層７を設ける。このバリア層７は、ＳＴＩ２より浅い位置に、周辺が埋め込み絶縁膜２の側面に接するように設けられる。トランジスタ１０、２０形成領域の周囲及び底面がＳＴＩ２及びバリア層７により囲まれるから、α線入射時のトランジスタ１０、２０形成領域の電圧変動が、隣接する素子へ及ぼす影響が抑制される。また、バリア層７上面が正孔又は電子の障壁となり、不純物領域７以深に生成した正孔又は電子を透過しないので、α線入射時のノイズが小さい。 （もっと読む）

【課題】半導体試験時におけるＩＣとＩＣソケットの位置ずれとリード曲がりを防止することである。
【解決手段】本体から分離可能な台座（２０３）を有するＩＣソケット（２０５）と、前記ＩＣソケットに被試験対象のＩＣ（２）を配置する配置手段（１）と、前記台座（２０３）を前記ＩＣソケット（２０５）から分離上昇させる昇降手段（２０６）とを有することを特徴とする半導体試験装置（２００）である。 （もっと読む）

【課題】界面準位密度の低いシリコン酸窒化膜／シリコン窒化膜の２層ゲート絶縁膜を製造方法を提供する。
【解決手段】半導体基板１表面に、シリコン酸化膜１１又はシリコン酸窒化膜からなる第１ゲート絶縁膜１０を形成した後、第１ゲート絶縁膜１０をプラズマ窒化処理する。次いで、第１ゲート絶縁膜１０を、窒素酸化物ガス又は窒素酸化物を含むガス中で熱処理する（第１熱処理工程）。次いで、第１ゲート絶縁膜１０を、不活性ガス又は真空中で、第１熱処理温度よりも高温で熱処理する第２熱処理工程を行なう。その後、第１ゲート絶縁膜１０上に、気相堆積法を用いてシリコン窒化膜からなる第２ゲート絶縁膜１２を堆積する。第２熱処理工程により第１ゲート絶縁膜が緻密化され、第２ゲート絶縁膜１２の堆積の際に生成する活性種の拡散が阻止され、界面順位を増加させない。 （もっと読む）

【課題】マイクロプロセッサにおいて、サブルーチンの呼び出しに伴うレジスタの退避・復元を高速に実行すると共に、プログラムの規模の増大を抑制する。
【解決手段】レジスタファイル２０は、演算処理に用いるデータを格納する１以上のレジスタを備える。退避メモリ３０は、レジスタから退避されたデータを格納する。退避制御部４０は、サブルーチン内でのレジスタへの書き込み命令の実行時に、書き込み先のレジスタに格納されているデータを退避メモリ３０に退避させる。また、退避制御部４０は、サブルーチンからの復帰命令の実行時に、退避メモリ３０に退避されたデータを対応するレジスタに書き戻す。 （もっと読む）

【課題】電源投入順序によらず、半導体装置における入出力回路を正常に動作させるようにする。
【解決手段】電圧変換回路２により内部電源電圧ＶＤＩレベルから外部インターフェイス電源電圧ＶＤＥレベルに信号電圧レベルが変換された信号を出力する出力バッファを、外部インターフェイス電源電圧ＶＤＥの供給が開始されてから一定期間だけオフ状態にする不正出力抑止回路４Ａを設け、内部電源よりも先に外部インターフェイス電源が投入されても、不正に出力状態となることを防止できるようにする。 （もっと読む）