【課題】製品歩留りの向上を図った半導体ウェハ及び半導体素子の製造方法を提供する。
【解決手段】半導体ウェハは、同一区画が碁盤目状に形成され、上記各区画に製品となる半導体素子を形成する製品エリアと、上記半導体素子を形成するための半導体ウェハマスクの位置合わせに使用されるターゲットエリアとを有する。上記半導体素子は、半導体基板表面に設けられた第１金属電極と、上記第１金属表面に設けられた第２金属電極と、上記第２金属電極上に設けられたバンプ電極とが形成される。上記ターゲットエリアは、上記第１金属電極と、上記第１金属電極上に形成された第２金属電極とを形成する各工程で発生する第１位置合わせマークと、上記半導体基板表面に形成された酸化膜の厚さの段差により形成された第２位置合わせマークとを有する。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】少量のハードウエアで効果的な分岐命令先読みとサブルーチン復帰に備えた命令バッファの更新を実現し、高性能な情報処理技術を低価格で提供する。
【解決手段】ＣＰＵ１、メモリ４、先読み手段等を備えた情報処理装置であって、先読み手段内の先読みアドレス生成部１１０１は、ＣＰＵ１が現在アクセス中の命令列を格納する現命令バッファから、少なくとも１つの分岐アドレス演算命令と、分岐アドレスへの分岐命令からなる分岐命令列を解読し、分岐先アドレスの先読みを行う。さらに、サブルーチン復帰命令の復帰先の命令列を格納するサブルーチン復帰命令バッファを備え、現命令バッファに格納された命令列をサブルーチン復帰命令バッファに退避する。 （もっと読む）

【課題】インオーダ方式のような比較的小規模のハードウェアで、アウトオブオーダ方式のように全体の同期が不要な方式を実現し、処理の局所性を高めると共に、電力効率を高める。
【解決手段】データ処理装置（１０）は、それぞれ命令実行のための所定の処理を可能とする複数の実行リソース（ＥＸＵ，ＬＳＵ）を含み、上記複数の実行リソースによってパイプライン処理が可能とされる。そして上記実行リソースは、同一の実行リソースで処理される命令については、当該命令のフローの順序に従ってインオーダ方式で処理し、互いに異なる実行リソースで処理される命令については当該命令のフローの順序にかかわらずにアウトオブオーダ方式で処理する。それにより、実行リソース内の局所的な処理が単純化されて小規模なハードウェアで実現され、実行リソースを跨ぐ大局的な処理の同期が不要となって、処理の局所性および電力効率が高まる。 （もっと読む）

【課題】新規または広帯域で周波数依存性の小さなゲインを持つ可変利得増幅器を提供すること。
【解決手段】可変利得増幅器は、バイアス回路(BC) １、整合回路(MC)２、可変利得抵抗帰還増幅器(FA)３、出力フォロワ(EA)４を含む。負荷抵抗Ｒcと帰還抵抗Ｒfの抵抗値とは協調的に変更される。低雑音増幅器を高ゲインとするため、負荷抵抗Ｒcの高抵抗とされる際には帰還抵抗Ｒfも高抵抗とされ、抵抗負帰還増幅器３のクローズドループのフィードバック時定数τfb(cl)≒２π・ＲfＣbe／(１＋ｇmＲc)は略一定となり、広帯域で周波数依存性の小さなゲインを持つようになる。低雑音増幅器を低ゲインとするため、負荷抵抗Ｒcの低抵抗とされる際には帰還抵抗Ｒfも低抵抗とされる。低抵抗の帰還抵抗Ｒfによって負帰還量が増大して、低ゲインとされる。負荷抵抗Ｒcも低抵抗とされフィードバック時定数τfb(cl)は略一定となり、高周波領域でそれ以上ゲインは低下しない。 （もっと読む）

【課題】単一命令で並列に演算処理を実行するメモリ内蔵並列演算処理装置においてメモリアレイのレイアウト面積をさらに低減する。
【解決手段】並列演算を実行する主演算回路（２０）において、データを記憶するために、ダイナミック型メモリセル（ＤＲＡＭセル）を有するＤＲＡＭセルアレイ（３０）を配置する。ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。この演算回路における演算操作と競合を回避するように制御回路（２１）内の調停回路（１２４）によりメモリセル選択動作を調停してメモリセルアレイのリフレッシュを実行する。 （もっと読む）

【課題】インピーダンス不整合の状態が長時間継続されても、携帯電話端末のバッテリーの消耗を軽減すること。
【解決手段】ＲＦ電力増幅装置は、ＲＦ電力増幅器ＲＦＰＡと電源供給回路Ｐｗｒ＿Ｃｎｔとを具備する。
電源供給回路は、パワー制御信号Ｖapcのレベルに応答して、ＲＦ電力増幅器に供給される電源電圧Ｖ_LDOのレベルを制御する。検出抵抗Ｒsenは、電源電圧の電源電流Ｉ_LDOに対応した検出信号Ｖsenを生成する。電流制御部Ｃｍｐ１、２、ＦＦ１、ＮＡＮＤ３、Ｑp４は、検出信号Ｖsenに応答して電源電流Ｉ_LDOを制御する。Ｖsenが電源電流許容レベルＩ_LDO (Max)に対応する許容検出信号レベルＶshに一致すると、電流制御部は電源電流Ｉ_LDOを許容レベルＩ_LDO (Max)よりも小さな制限電流に制御する。好ましくは、制限電流は、シャットダウンスイッチＳｈ＿ＳＷのオフ状態によるシャットダウン電流である。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】容量素子を含む半導体装置において、容量素子の信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板１０に形成された素子分離領域１１上に容量素子を形成する。この容量素子は、下部電極１６と、下部電極１６上に容量絶縁膜２７を介して形成された上部電極２３とを有している。基本的に、下部電極１６と上部電極２３は、ポリシリコン膜１４、２０とこのポリシリコン膜１４、２０の表面に形成されたコバルトシリサイド膜３３から形成する。ここで、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成する。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成する。 （もっと読む）

【課題】異なる仕様の不揮発性半導体メモリであっても接続を可能にする。
【解決手段】ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合、半導体集積回路装置には、レベル判定用の基準電圧ＶＲＥＦが入力される。Ｉ／Ｏバッファ制御回路８は、基準電圧ＶＲＥＦを検出し、Ｌｏ信号のバッファ制御信号ＣＢを出力する。出力バッファ９は、ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭに対応する駆動能力となる。また、セレクタ回路１３は、入力バッファ１２の出力信号を選択して出力するように接続先を切り替える。Ｍｏｂｉｌｅ ＤＤＲ−ＳＤＲＡＭが接続されると、基準電圧ＶＲＥＦが入力されないので、Ｉ／Ｏバッファ制御回路８は、Ｈｉ信号のバッファ制御信号ＣＢを出力する。出力バッファ９は、該ＳＤＲＡＭに対する駆動の力となり、セレクタ回路１３は、入力バッファ１１の出力信号を選択して出力するように接続先の切り替えを行う。 （もっと読む）