【課題】高密度実装が必要な電子部品の実装形態において、他の半導体装置からのノイズに悪影響を受けることなく、かつ自身のノイズを外部に出さない電磁波ノイズ対策シールド付きパッケージを既存の組み立てプロセスを用いて製造し、安価に提供できる技術を提供する。
【解決手段】積層した半導体チップからなる半導体チップ構造体２の上部に配置した中継基板４と、平面で半導体チップ構造体２を取り囲むようにＢＧＡ基板１に配置されたＧＮＤ端子１ｃを通してＢＧＡ基板１内部のＧＮＤ層とをボンディングワイヤ５ａ〜５ｄで電気的に接続することで、ＢＧＡ基板１の中心を垂直に貫く直線方向をＺ方向、基板の対角線方向をそれぞれＸ方向、Ｙ方向とした場合のシールドループを形成し、Ｘ、ＹおよびＺの３方向の電磁波ノイズを遮蔽する。 （もっと読む）

【課題】微細な抵抗値の調整が可能な抵抗素子を有しかつ小型の半導体装置を提供する。
【解決手段】第１の抵抗素子Ｒ１は第１のシート抵抗を有する第１の薄膜Ｆ１を含んでいる。第１の抵抗素子Ｒ１に直列接続される第２の抵抗素子Ｒ２の複数の単位セルＰは、同一の長方形状によって外縁が区画された平面パターンであり、第２の薄膜Ｆ２と絶縁部ＩＰとを含んでいる。第２の薄膜Ｆ２は、長方形状の第１の角部Ｃ１に位置する第１の端子領域Ｔ１と、第１の角部と対角線に沿って対向する第２の角部Ｃ２に位置する第２の端子領域Ｔ２と、第１および第２の端子領域Ｔ１，Ｔ２を繋ぐ線状領域とに設けられている。第２の薄膜Ｆ２は第１のシート抵抗よりも小さい第２のシート抵抗を有している。絶縁部ＩＰは長方形状の第３および第４の角部Ｃ３，Ｃ４を含むように設けられている。 （もっと読む）

【課題】連想記憶装置において、消費電力及びピーク電流を削減する。
【解決手段】メモリコントローラ１００は、それぞれＴＣＡＭセルであるＰＣＡＭセル１及びＮＣＡＭセル１における検索動作の前に、マッチラインＭＬｐを電源に接続しかつマッチラインＭＬｎを接地した後、マッチラインＭＬｐとマッチラインＭＬｎとを接続し、マッチラインＭＬｐとマッチラインＭＬｎの電位を互いに等しくする。 （もっと読む）

【課題】チップ積層型の半導体装置の多ピン化を図る。
【解決手段】主面１ａに複数のボンディングパッドとフリップチップ電極を有し、かつ裏面１ｂに複数のバンプランド１ｃが形成されたＳＩＰ基板と、前記ＳＩＰ基板上にフリップチップ接続されたマイコンチップと、前記マイコンチップ上に積層配置されたメモリチップおよび他のメモリチップと、前記メモリチップと前記ＳＩＰ基板とをそれぞれ接続し、また前記他のメモリチップと前記ＳＩＰ基板とをそれぞれ接続する複数のワイヤと、３つの半導体チップを樹脂封止する封止体と、バンプランド１ｃに搭載されたはんだボールとからなり、前記ボンディングパッドとバンプランド１ｃのそれぞれの表面にニッケル−金合金のメッキ膜が形成されており、前記メッキ膜に接続する電解メッキの給電用配線１ｈが、前記ＳＩＰ基板の内層に形成されている。 （もっと読む）

【課題】製品歩留りの向上を図った半導体ウェハ及び半導体素子の製造方法を提供する。
【解決手段】半導体ウェハは、同一区画が碁盤目状に形成され、上記各区画に製品となる半導体素子を形成する製品エリアと、上記半導体素子を形成するための半導体ウェハマスクの位置合わせに使用されるターゲットエリアとを有する。上記半導体素子は、半導体基板表面に設けられた第１金属電極と、上記第１金属表面に設けられた第２金属電極と、上記第２金属電極上に設けられたバンプ電極とが形成される。上記ターゲットエリアは、上記第１金属電極と、上記第１金属電極上に形成された第２金属電極とを形成する各工程で発生する第１位置合わせマークと、上記半導体基板表面に形成された酸化膜の厚さの段差により形成された第２位置合わせマークとを有する。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】少量のハードウエアで効果的な分岐命令先読みとサブルーチン復帰に備えた命令バッファの更新を実現し、高性能な情報処理技術を低価格で提供する。
【解決手段】ＣＰＵ１、メモリ４、先読み手段等を備えた情報処理装置であって、先読み手段内の先読みアドレス生成部１１０１は、ＣＰＵ１が現在アクセス中の命令列を格納する現命令バッファから、少なくとも１つの分岐アドレス演算命令と、分岐アドレスへの分岐命令からなる分岐命令列を解読し、分岐先アドレスの先読みを行う。さらに、サブルーチン復帰命令の復帰先の命令列を格納するサブルーチン復帰命令バッファを備え、現命令バッファに格納された命令列をサブルーチン復帰命令バッファに退避する。 （もっと読む）

【課題】電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部でerratic 現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供する。
【解決手段】複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、複数のメモリセル群（セクタ）の制御ゲートが共通に接続されたワード線と、複数のメモリセルのドレインが共通に接続されたビット線とを有し、ビット線毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップと、ベリファイ後のメモリセルのしきい値状態に応じてビット毎にフリップフロップの再データの自動設定を行う回路を含むセンスラッチ回路を備えたことを特徴とする。 （もっと読む）

【課題】アルミニウム膜のウェットエッチングは、等方性のエッチング特性が知られているが、ウエハを高速回転させているため、回転に伴う異方性が現れるため、ウエハ外周部の配線形状を管理することが困難であった。
【解決手段】アルミニウム膜のウエット・エッチングにおいて、フルコーンノズルを２本搭載し、１本のノズルをウエハ全面へ薬液が塗布可能な位置に設置し、もう１本のノズルを薬液濃度が薄くなるウエハ中心部（ウエハ直近の位置）に設置し同時に薬液を塗布することにより、回転数依存が少なくエッチングレート均一性を向上することが可能とするものである。 （もっと読む）

【課題】半導体装置のチップサイズの拡大を抑制する。
【解決手段】上下の配線層５間における層間絶縁膜６に設けられ、それぞれを接続する回路用Ｖｉａ７と、電極パッド４下の層間絶縁膜６に設けられ、一方が電極パッド４と接続された平面リング状の保護用Ｖｉａ９と、保護用Ｖｉａ９の他方のみと接続された配線層５から構成される保護用配線層１０と、保護用配線層１０の下方の半導体基板の主面に設けられた半導体素子とを有している。表面が露出した電極パッド４の下部を保護用Ｖｉａ９および保護用配線層１０で囲み、保護用Ｖｉａ９の幅ｘが回路用Ｖｉａ７の幅ｙ以上である。 （もっと読む）