【課題】負電位の半導体基板に形成可能なシングルゲート構造の半導体メモリー素子を提供する。
【解決手段】シングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、高電位第２導電型ウェルによって形成された第１導電型第１ウェルと、半導体基板の一側から他側まで高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、第１導電型第１ウェル、第１導電型第２ウェル上に形成されたフローティングゲートと、フローティングゲートの一側に形成された第２導電型第１イオン注入領域と、フローティングゲートの他側に形成された第２導電型第２イオン注入領域と、第２導電型第２イオン注入領域横に形成された第１導電型第１イオン注入領域と、フローティングゲートの一側に形成された第２導電型第３イオン注入領域と、及びフローティングゲートの他側に形成された第１導電型第２イオン注入領域を有する。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を提供するためのものである。
【解決手段】本発明に従う半導体素子は、半導体基板１０上に形成された第１絶縁膜パターン（第１絶縁膜２１）、上記第１絶縁膜パターン上に形成され、フルオリンを含む第２絶縁膜パターン（第２絶縁膜２２）、上記第２絶縁膜パターン上に形成された第３絶縁膜パターン（第３絶縁膜２３）、及び上記第３絶縁膜２３パターン上に形成されたポリシリコン膜パターン（ポリシリコン膜３０）を含む。本発明は、フラッシュメモリ素子でデータが格納される窒化膜にフルオリンを注入してキャパシタ特性に影響を与えず、且つデータリテンション及び信頼性を向上させることができる。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を提供する。
【解決手段】実施の形態による半導体素子は第２導電型（Ｎ型）のウェル１１０が形成された基板１００、及びドレイン領域１５０を含み、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ドレイン領域１５０の一側に形成されるフィールドオキサイド１３０と、前記フィールドオキサイド１３０下側の基板に形成される第１導電型不純物層１６１、１６２、１６３と、前記第１導電型不純物層１６１、１６２、１６３とフィールドオキサイド１３０の間に形成される第２導電型不純物層１７１、１７２、１７３と、を含むＬＤＭＯＳ素子を含む。本実施の形態はＬＤＭＯＳ素子のブレークダウン電圧を増加させて素子の内圧を高めると共に、電流の移動距離を短縮させてオン抵抗を減少させることができる。 （もっと読む）

【課題】ＬＤＭＯＳ素子においてのオン抵抗を減少させることができる半導体素子及びその製造方法を提案する。
【解決手段】本実施例による半導体素子は、第１導電型のウェル１１０が形成された基板１００と、及びゲート電極１８２を含んで、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ゲート電極１８２一側の基板１００に形成されるソース領域１３２と、前記ゲート電極１８２他側の基板１００に形成されるドレイン領域１３３と、前記ゲート電極１８２下側の基板１００に形成される第１導電型の不純物層１４０を含むＬＤＭＯＳ素子と、を含む。 （もっと読む）

【課題】イメージチップとロジックチップを一つのパッドを利用して３次元集積する。
【解決手段】第１金属配線が形成された第１層間絶縁膜と、該第１層間絶縁膜上に形成されて、第１不純物領域と第２不純物領域を有するボンディングシリコンと、該ボンディングシリコン上に形成される第２層間絶縁膜と、前記ボンディングシリコンを貫通して前記第１金属配線と連結される第１コンタクトプラグと、前記第２層間絶縁膜上に形成される第３層間絶縁膜と、該第３層間絶縁膜を貫通して前記第１不純物領域と連結される第２コンタクトプラグと、前記第２層間絶縁膜上に形成されて、前記第２コンタクトプラグと連結される第２金属配線と、該第２金属配線の上側に形成されるカラーフィルター層及びマイクロレンズを含んで、前記第１コンタクトプラグと第１不純物領域との間にはアイソレーションのための絶縁膜が形成されて、前記絶縁膜の一部は前記第２層間絶縁膜上に形成される。 （もっと読む）

【課題】イメージセンサの製造方法を提供する。
【解決手段】イメージセンサの製造方法は、半導体基板上に、配線を含む層間絶縁層を形成するステップと、層間絶縁層上に、第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップと、イメージ感知部上に、配線に対応するように開口部が形成されたハードマスクを形成するステップと、ハードマスクをエッチングマスクとするエッチング工程を行ってイメージ感知部の内部を露出させる予備ビアホールを形成するステップと、予備ビアホールを形成する際に、ハードマスクのエッチング副産物によって予備ビアホールの内部にスペーサが形成されるステップと、ケミカルを使用したエッチング工程を行って予備ビアホール内部のスペーサを除去するステップと、予備ビアホール下部のイメージ感知部及び層間絶縁層をエッチングして配線を露出させる深いビアホールを形成するステップとを含む。 （もっと読む）

【課題】アンダーカットに自然酸化膜が形成されるのを防止し、素子の信頼性を向上できるイメージセンサの製造方法を提供する。
【解決手段】本発明に従うイメージセンサの製造方法は、半導体基板１００の上に配線１５３を含む層間絶縁層１６０を形成するステップと、上記層間絶縁層１６０の上に第１ドーピング層２１０及び第２ドーピング層２２０が積層されたイメージ感知部２００を形成するステップと、上記イメージ感知部２００及び層間絶縁層１６０を貫通して上記配線１５３を露出させるビアホール２３５を形成するステップと、上記ビアホール２３５が形成された上記半導体基板１００に洗浄工程を進行するステップと、を含み、上記ビアホール２３５を形成する時、上記イメージ感知部２００にアンダーカット１７０が発生して、上記洗浄工程で上記アンダーカット１７０に形成された自然酸化膜を除去することを特徴とする。 （もっと読む）

【課題】イメージセンサの製造方法を提供する。
【解決手段】実施の形態によるイメージセンサの製造方法は、半導体の基板上に配線１５０を含む層間絶縁層１６０を形成するステップと、前記半導体基板１００にエッチング工程を行って、前記層間絶縁層１６０を貫通して前記配線１５０を露出させるビア孔を形成するステップと、前記ビア孔を含む前記半導体基板１００に第１洗浄工程及び第２洗浄工程を行うステップと、前記ビア孔の内部に金属物質を埋め込んで、コンタクトプラグを形成するステップと、前記配線１５０及びコンタクトプラグを含む前記層間絶縁層１６０上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップとを含み、前記第１洗浄工程及び第２洗浄工程は、前記エッチング工程により前記ビア孔の側壁に形成された残留物を除去することを含む。 （もっと読む）

【課題】イメージチップとロジックチップとを１つのパッドを用いて３次元集積できるイメージセンサの製造方法を提供する。
【解決手段】本発明に従うイメージセンサの製造方法は、半導体基板１００に配線１５０を含む回路１２０を形成するステップと、上記配線１５０上にフォトダイオード２００を形成するステップと、上記配線１５０と連結されるコンタクトプラグ２７０を上記フォトダイオード２００内に形成するステップと、を含み、上記コンタクトプラグ２７０を形成するステップは、上記フォトダイオード２００内に上記コンタクトプラグ２７０を形成するビアホール形成工程であって、上記フォトダイオード２００の一部領域をエッチングする第１エッチング工程と、エッチング中に発生する副産物を用いて上記配線の一部面を露出させる第２エッチング工程とを含むことを特徴とする。 （もっと読む）

【課題】本発明は、上部のイメージ感知部とリードアウト回路の接続のためにウェハアラインメントを必要とせず、リードアウト回路の配線とイメージ感知部のオーミックコンタクトを得ることができるイメージセンサ及びその製造方法を提供する。
【解決手段】本発明によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記リードアウト回路１２０と電気的に接続されて前記第１基板１００上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０と、前記イメージ感知部２１０と前記配線１５０が電気的に接続されるようにピクセル境界に形成されたビアプラグ２５０と、を含むことを特徴とする。 （もっと読む）