【課題】高価な装備を使用せずに簡単な回路のみを追加することで、メモリにおける主要部分の遅延をテストすることができ、メモリの開発期間を短縮させるとともに、開発費用を節減させることができるメモリ素子のテスト装置を提供する。
【解決手段】メモリアレイ及び剰余メモリを有するメモリ素子のテスト装置において、選択信号に相応して駆動力を決定し、決定された駆動力を前記剰余メモリのワードラインに出力するプログラマブル剰余デコーダと、前記剰余メモリから出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生する遅延差発生部とを備えてメモリ素子のテスト装置を構成する。 （もっと読む）

【課題】電流モード論理回路を構成するトランジスタのバルクバイアスを制御することで、リーク電流を制御でき、応用によってリーク電流よりも高速動作が必要な場合にバルクバイアスを制御して高速動作を可能にする。
【解決手段】本発明の電流モード論理回は、ドレインに第１負荷が接続され、ゲートにデータを印加する入力端子が接続されている第１ＮＭＯＳトランジスタと、ドレインに第２負荷が接続され、ゲートにネガティブ基準電圧を印加する入力端子が接続されている第２ＮＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子が接続されている第３ＮＭＯＳトランジスタとを備え、前記第１、第２、第３ＮＭＯＳトランジスタのバルクバイアスを制御して前記第１、第２、第３ＮＭＯＳトランジスタのリーク電流又は動作速度のうちの少なくとも１つを制御する。 （もっと読む）

【課題】本発明は、ゲートICの初期に異常な動作を防止できる液晶表示装置の駆動装置及びその駆動方法を提供するためのものである。
【解決手段】本発明に係る液晶表示装置の駆動装置は、ＰＯＲ（power-on-reset）回路と、上記ＰＯＲ回路からの信号を受けて時間を遅延させた後、ゲートドライバチップのパワーが安定化された以後にresetbを解除するカウンタ（counter）と、を含むことを特徴とする。上記カウンタは、３フレームの間、ゲートドライバチップの出力を全てＶＧＬ状態を取るように設計されてもよい。 （もっと読む）

【課題】熱応力によるストレスマイグレーションを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】金属層２２０上に形成するインピュアー反射防止膜２３０を第１反射防止膜のＴｉ膜と第２反射防止膜のＴｉＮ膜の積層構造とする。また第１反射防止膜と第２反射防止膜はインサイチュでかつ５０℃以下の温度で形成する。 （もっと読む）

【課題】イメージセンサ及びその製造方法を提供する。
【解決手段】実施の形態によるイメージセンサは、基板にトランジスタを含んで形成された回路（ｃｉｒｃｕｉｔｒｙ）と、前記トランジスタの一側に形成された電気接合領域と、前記電気接合領域上に形成された高濃度第１導電型領域と、前記回路上側に形成されたフォトダイオードと、を含むことを特徴とする。これにより、回路（ｃｉｒｃｕｉｔｒｙ）とフォトダイオードの垂直型集積を実現することができる。 （もっと読む）

【課題】回路とフォトダイオードの新たな集積を提供できるイメージセンサ及びその製造方法を提供することを課題とする。
【解決手段】回路が形成された第１基板１００と、前記第１基板１００とボンディングされて前記回路と電気的に繋がるように形成されたフォトダイオード２１０と、前記回路と前記フォトダイオード２１０が電気的に繋がるようにピクセル境界に形成されたコンタクトプラグ２４０を含み、前記フォトダイオード２１０は、結晶型半導体層内に選択的に形成された第１導電型イオン注入領域２１４と、前記第１導電型イオン注入領域２１４の一側面に接して形成された第２導電型イオン注入領域２１６を含む。 （もっと読む）

【課題】初期に充分な起動電流が流れることで、迅速にＢＧＲ回路を起動できるとともに、ＢＧＲ回路自身による起動が可能な時点からは、それ自体の動作電流を減少できる基準電圧発生回路のための起動回路を提供する。
【解決手段】一定のレベルを有する基準電圧を発生する基準電圧発生回路を起動する起動回路において、起動開始信号に応答して、起動初期に前記基準電圧発生回路に電流を流して起動を開始する起動スタート部と、前記基準電圧発生回路の起動可否による変動電圧を減少させ、前記変動電圧に相応する起動基準電流を発生する基準電流発生部と、前記基準電圧発生回路に流れる電流を検出し、検出された結果を前記起動基準電流と比較し、比較された結果を前記起動開始信号として出力する起動制御部とを備えて基準電圧発生回路のための起動回路を構成する。 （もっと読む）

【課題】ＬＤＤ領域がゲート電極の下部とオーバーラップするのを防止し、素子のパフォーマンスを向上させるようにした半導体素子及びその製造方法を提供する。
【解決手段】ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、前記ＬＤＤ領域の上部に接合領域を形成する段階と、前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、を含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子は、第１素子、第１素子の上側に形成されるシリコンエピ層、シリコンエピ層上に形成される第２素子、第１素子と第２素子とを電気的に連結する連結ビアを含む。この半導体素子の製造方法は、第１素子が形成される段階、第１素子の上側にシリコンエピ層が形成される段階、シリコンエピ層を貫通する連結ビアが形成される段階、及びシリコンエピ層上に形成されて連結ビアと電気的に連結される第２素子が形成される段階を含む。 （もっと読む）

【課題】垂直型のフォトダイオードを採用しながら素子の集積度を向上させることのできるイメージセンサ及びその製造方法を提供することを課題とする。
【解決手段】実施例によるイメージセンサは、第１基板のピクセル領域に形成されたトランジスタと、前記第１基板上に配置されて前記トランジスタとそれぞれ繋がる第１金属配線を含む第１絶縁層と、前記第１絶縁層上に結晶型半導体層と、前記ピクセル領域に対応するように、前記結晶型半導体層にイオン注入して形成されたフォトダイオードと、前記フォトダイオードを除いた前記結晶型半導体層に形成されたダミー領域と、前記第１金属配線と繋がるように前記ダミー領域を貫通するビアコンタクトと、前記フォトダイオードと前記ビアコンタクトが電気的に繋がるように、前記結晶型半導体層上に配置された複数の第２金属配線を含む第２絶縁層を含む。 （もっと読む）