半導体集積回路は、直列接続のＰＭＯＳとＮＭＯＳトランジスタからなる制御されたＣＭＯＳインバータを含む。該ＮＭＯＳトランジスタのソースは、電圧ＶＳＳの電力ゲートの付加的なＮＭＯＳトランジスタを通して接地される。該ＰＭＯＳトランジスタのソースは、電圧ＶＤＤの電力ゲートの付加的なＰＭＯＳトランジスタを通して電源線に接続される。該インバータは、入力信号と、該入力信号よりも早く遷移した相補的入力信号を入力する。該インバータの出力信号と該相補的入力信号とを入力したＮＡＮＤゲートは、電力ゲート用ＮＭＯＳトランジスタを制御する。該出力信号と該相補的入力信号を入力したＮＯＲゲートは、電力ゲート用ＰＭＯＳトランジスタを制御する。該ＣＭＯＳインバータに対する電力ゲートは該出力信号と該相補的入力信号をフィードバックして行われ、該制御されたＣＭＯＳインバータのリーク電流が低減される。
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半導体メモリ内のシリアルデータリンクインターフェースの出力ポートへのデータ転送を制御するための装置、システム、および方法が開示される。一実施例では、フラッシュメモリデバイスは、複数のシリアルデータリンク、複数のメモリバンク、および、メモリデバイスがシリアルデータをメモリデバイスのシリアルデータ出力ポートへ転送できるようにする制御入力ポートを有することができる。他の実施例では、フラッシュメモリデバイスは、単一のシリアルデータリンク、単一のメモリバンク、シリアルデータ入力ポート、出力イネーブル信号を受信するための制御入力ポートを有することができる。フラッシュメモリデバイスは、メモリデバイス間で逐次通信するためのエコー信号ラインを使用する、デイジーチェーン構成でカスケードすることができる。
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デバイスをデイジーチェーンカスケード配列でシリアルに連結する技法である。デバイスはデイジーチェーンカスケード配列で連結されており、第1デバイスの出力部は、データ、アドレスおよびコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するのに対応するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。
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節電モード時に、電源電圧が良好であることを示すアクティブフラグ信号を維持しながら、電力消費が低減されたパワーアップ回路。これは、節電モード時にパワーアップ回路をターンオフし、パワーダウン信号に応答してアクティブフラグ信号を維持するために状態保持回路を用いることによって実現される。状態保持回路は、パワーアップ回路の内部ノードが所定のレベルに達したとき、アクティブフラグ信号を発生するように内部ノードに応答する。パワーダウン信号は、スリープモード信号および強度パワーダウン信号の1つまたは両方とすることができる。状態保持回路は、節電モードにおいてアクティブフラグ信号を維持するためのオーバライド回路と、節電モードから出るとすぐに、少なくともパワーアップ回路の内部ノードを急速にリセットするための回復回路を備える。
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半導体メモリにおけるシリアルデータリンクインターフェイスとメモリバンクとの間のデータ転送を制御する装置、システム、および方法が開示される。一例では、リンクがバンクと独立している、複数のシリアルデータリンクおよび複数のメモリバンクを備えるフラッシュメモリ装置が開示される。エコー信号ラインを使用して、フラッシュメモリ装置をデイジーチェーン構成においてカスケードし、メモリ装置間で連続的に通信してもよい。さらに、単一リンクを使用して複数のリンクをエミュレートする仮想複数リンク構成が記載されている。
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降圧コンバータ（ＶＤＣ）は、高速メモリデバイスに適用可能である。ＶＤＣは、少なくとも１つの追加トランジスタとともに、定常ドライバ及び能動ドライバを具備する。定常ドライバ及び能動ドライバは、デバイス起動の間、トランジスタスイッチによって接続されて、動作電圧及び電流に高速立ち上げを提供する。起動の後、定常ドライバ及び能動ドライバは、定常動作電圧及び電流を維持する働きをする。追加トランジスタは、メモリの読み出し、書き込み、及び／又はリフレッシュを表す能動命令の発行時に、動作電圧及び電流を押し上げるようにデジタル制御される。この手法において、追加トランジスタは、メモリアレイの動作によって引き起こされる動作電圧及び電流の変動に対する迅速な補償を提供する。
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