【課題】直列ビットストリームとして少なくとも1つのメモリバンクからデータを受け取り、直列ビットストリームとして少なくとも1つのメモリバンクにデータを供給するための直列データインターフェースおよび直列データ経路コアを有するメモリシステム。
【解決手段】メモリバンクは両半分に分割され、ここで各半分は上位セクタと下位セクタとに分割される。各セクタは、一体化された自己列復号回路を有する共用の二次元ページバッファにデータを並列に供給する。メモリバンク内の直並列データ変換器は、いずれか半分からの並列データを直列データ経路コアに伝送する。一体化された自己列復号回路を有する共用の二次元ページバッファはバンクごとに回路およびチップ領域のオーバヘッドを最小限に抑え、直列データ経路コアは広いデータバスをルーティングするために典型的に使用されるチップ領域を低減する。 （もっと読む）

【課題】直列入力データ処理装置は、コマンド解釈をコマンドデコーダで高周波数にて行いながら、1ビットの損失もなく直列データを取り込む方法を提供する。
【解決手段】定義済みシーケンスによる直列ビットの個々のバイトがラッチされ、ビットストリームが複数クロックと共に一時格納される。この一時格納は、アドレスを登録するために割り当てられたアドレスレジスタにバイト情報を転送する前に行われる。アドレス登録とデータ登録は、複数クロックの立ち上がり区間で直列入力の全ビットストリームをラッチすることにより実行される。高周波操作時(例えば、1GHzまたは1ナノ秒サイクル時間)においては、コマンドビットストリーム解釈と次のビットデータストリームの間に十分な時間的余裕をもってコマンド解釈中にビットデータを格納する目的のために追加レジスタが要求されることはない。 （もっと読む）

【課題】専門家による設置を必要とせずに、容易で、簡単なアウトレットの高性能化を可能にする方法およびシステムを提供する
【解決手段】建物内の既存のサービスアウトレット（例えば、ＬＡＮ、電話、電力またはＣＡＴＶアウトレット）に機能を付加することにより、既存のアウトレットを高性能化す
る方法と装置を提供する。上記機能は、既存のアウトレット（４２）に電気的に接続され、かつ機械的に固定されたアドオンモジュール（３０）によって付加される。表面取り付け、サイドクランプ、スナップロック、紐による固定およびねじ留めを含む、いくつかの取り付け装置が例示される。アドオンモジュールは、既存のアウトレットの基本機能を維持するサービスコネクタ（２６３）を含んでもよい。モジュールは、永久的にまたは着脱
可能に取り付けられる。 （もっと読む）

【課題】線により結合されたデータユニットと線無しで結合されたデータユニットの集積化された通信を可能にする。
【解決手段】配線式５及び無配線式セグメント５３の両者を有する、ローカルエリアネットワーク６０。該配線式セグメントは配線５ａ、５ｂ、５ｃ、５ｄ、５ｅに基づき、該配線へのアクセスは、電話システム、電力配電システム、又はケーブルテレビジョン配線システムの様な出口６１ａ、６１ｄにより提供される。該無配線式セグメントは無線電波、音声、又は光などを使用して通信する。該配線式及び無配線式セグメントは、該セグメント間で仲介者として働くモジュール５０を使用して、該出口内でインターフエースする。該モジュールは該出口内に集積化されるか、該出口内に部分的に収容されるか、又は該出口に外部的に取り付けられか出来る。 （もっと読む）

【課題】さまざまな秘密鍵および公開鍵の暗号化アルゴリズムを処理するようプログラム可能な暗号化チップを提供する。
【解決手段】暗号化チップは、演算処理装置のパイプラインを含み、該演算処理装置の各々は、秘密鍵アルゴリズム内の１ラウンドを処理することが可能である。データは、該演算処理装置間で、デュアルポートメモリを介して転送される。中央処理装置は、単一サイクルのオペレーションで、グローバルメモリからの非常に幅の広いデータ語を処理することができる。加算器回路は、比較的小さい複数の加算器回路を使用することによって簡素化され、合計およびキャリが複数サイクルでループバックされる。乗算器回路は、非常に幅の広い中央処理乗算器となるよう連結することができるように、より小さい演算処理装置乗算器を適用することによって、複数の演算処理装置と中央処理装置との間で共用することができる。 （もっと読む）

個別の記憶装置および個別の記憶装置を制御するためのブリッジデバイスを含む複合記憶装置。構成可能クロックコントローラは、システムクロックを受信し、システムクロックの予め定められた比率である周波数を有するメモリクロックを生成する。システムクロック周波数は、最大値と最小値との間で動的に可変であり、複合記憶装置の動作中いつでも周波数レジスタに周波数分周比(FDR)コードをロードすることによって、システムクロック周波数に対するメモリクロック周波数の比率が設定される。FDRコードに応答して、構成可能クロックコントローラは、メモリクロック周波数を変える。
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【課題】外部の制御マネジャーのかわりに、あるいはこれに加えて、セル内に一体的に記憶させた制御論理によって各セルを制御できるようにし、かつセルを直列接続させてケーブル配線を少なくできるようにした、分散型トポロジーを提供する。
【解決手段】分散型検出、制御、通信を可能にするネットワークトポロジーにより、電源と、少なくとも２つの電導体を具備する通信チャンネルを介して電源ならびに相互がつながれる、複数のラインパワード直列インテリジェントセル（ＰＳＩＣ）と、各ＰＳＩＣに固有に参照符をつけるためのアドレス手段と、前記ＰＳＩＣのひとつに埋設したもしくは供給される制御論理にしたがって作動するためにＰＳＩＣのひとつに結合された、少なくとも一つのペイロード素子と、を具備する。 （もっと読む）

設定可能メモリサブシステムは、第1および第2のメモリ収容デバイス(MCD)ペアを装着した回路基板を備えたメモリモジュールを含む。各MCDペアは、第2のMCDと通信する第1のMCDを有する。各MCDは、入力ポート、出力ポート、およびメモリを有し、それぞれがブリッジと通じている。命令に応じて、ブリッジは、入力ポートから出力ポートへまたは入力ポートからメモリへデータパケットの一部の少なくとも1つを転送し、あるいはメモリから出力ポートへメモリパケットの一部を転送する。折返しデバイスは、第1のMCDペアから命令およびデータパケットを受信し、第2のMCDペアへ命令およびデータパケットを伝送する。
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【課題】単一の読出し動作でDQSイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法を提供する。
【解決手段】先ずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のDQSイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたDQS信号の第1のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、DQSイネーブル信号を調整して変動を補正し、DQSプリアンブルの中央に合わせた位置に保つことができる。 （もっと読む）

NANDフラッシュメモリデバイスが、開示される。NANDフラッシュメモリデバイスは、複数のセクタとして定義されるNANDフラッシュメモリアレイを含む。行デコーディングが、2つのレベルで実行される。セクタのすべてに適用可能な第1のレベルが、実行される。これは、例えば、ブロックを選択するために使用され得る。第2のレベルは、例えば、特定のセクタ内の1つのブロック内の1つのページを選択するために、特定のセクタに対して実行される。読み出しおよびプログラムの動作は、1つのセクタ内の1つのページの最小単位に対して行われ、消去動作は、1つのセクタ内の1つのブロックの最小単位に対して行われる。
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