【課題】方法または装置が、シリアル相互接続構成にある多数のデバイスを操作して、各デバイス用のデバイス識別子(ID)を確立する。
【解決手段】入力信号が、第1デバイスへシリアル相互接続を介して入力を用いて送信され、入力は、またそこへ他の情報(例えばデータ、コマンド、制御信号など)を入力するために第1デバイスによって使用される。入力信号に応答して発生回路がデバイスIDを発生する。次いで、転送回路がデバイスIDに関連する出力信号を第1デバイスのシリアル出力を介して第2デバイスへ転送する。シリアル出力は、やはり第1デバイスによって使用されて、他の情報(例えば信号、データ)をシリアル相互接続構成にある他のデバイスに出力する。 （もっと読む）

【課題】半導体メモリにおけるシリアルデータリンクインターフェイスとメモリバンクとの間のデータ転送を制御する装置、システム、および方法が開示される。
【解決手段】一例では、リンクがバンクと独立している、複数のシリアルデータリンクおよび複数のメモリバンクを備えるフラッシュメモリ装置が開示される。エコー信号ラインを使用して、フラッシュメモリ装置をデイジーチェーン構成においてカスケードし、メモリ装置間で連続的に通信してもよい。さらに、単一リンクを使用して複数のリンクをエミュレートする仮想複数リンク構成が記載されている。 （もっと読む）

【課題】複数のメモリバンクと複数のリンク制御部とを備えるメモリシステムを提供する。
【解決手段】メモリバンクごとに、リンク制御部ごとの出力を受け取り、そのリンク制御部のうちの1つだけの出力をメモリバンクに伝えるための第1のスイッチングロジックがある。リンク制御部ごとに、各メモリバンクの出力を受け取り、そのメモリバンクのうちの1つだけの出力をリンク制御部に伝えるための第2のスイッチングロジックがある。本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。 （もっと読む）

【課題】非同期半導体メモリ装置において行および列のアクセスを同期化させる。
【解決手段】ワード線タイミングパルスを第１の所定期間だけ遅延させて第１の遅延ワード線タイミングパルスを生成する第１の遅延回路と、該第１の遅延ワード線タイミングパルスを第２の所定期間だけ遅延させて第２の遅延ワード線タイミングパルスを生成する第２の遅延回路とを有し、該ワード線タイミングパルスと該第１の遅延ワード線タイミングパルスおよび該第２の遅延ワード線タイミングパルスとを組合わせて、ビット線センス動作および列アクセスを順次行うとともに、ワード線タイミングパルスの非活性化に応じてビット線センス動作および列アクセスを完了する。 （もっと読む）

【課題】表面を有する基材アセンブリを提供し、この表面の少なくとも一部の上にバリアー層を提供することを含む、集積回路の製造で使用する方法を提供する。
【解決手段】バリアー層１４は、白金（ｘ）：ルテニウム（１−ｘ）合金でできており、ここでｘは約０．６０〜約０．９９５、好ましくはｘは約０．９０〜０．９８である。バリアー層１４は、化学気相堆積によって作ることができ、バリアー層１４を形成する表面の少なくとも一部は、ケイ素含有表面でよい。この方法は、キャパシター、蓄積セル、接触ライニング等の製造で使用する。 （もっと読む）

【課題】適応データ圧縮を実行するための方法および装置を提供する。
【解決手段】未知の記号がエンコーダによりエンコードされるたびに、エンコーダは辞書に記号を加え、これをエンコードされたストリングで普通に伝送する。コードワードの前にある接頭語ビットの状態は、コードワードが、辞書に記憶される普通記号であるか、または記号もしくは記号のストリングのインデックスであるかを示す。デコーダはコードワードが普通に記号を記憶する場合、先にデコードされた記号と現在デコードされた記号の第１の記号との連結により生じる一連の記号を加えることにより、かつ、この記号をその辞書に加えることにより、記号を学習する。コードワードがインデックスを記憶する場合、デコーダは辞書においてそれぞれのインデックスで、辞書に記憶される記号または一連の記号を抽出することにより、コードワードをデコードする。 （もっと読む）

【課題】同一伝送媒体の上でデジタル・データとアナログ電話信号を同時に伝送するローカル・エリア・ネットワーク配線構造のための方法及び装置を提供する。
【解決手段】特に、リモート側データ・ユニット（例えば、パーソナル・コンピューター）がそれぞれ、少なくとも２対の導体を含むケーブルを通じてハブに接続され、各方向でデータ通信を行えるスター形態のネットワークに適用できる。ケーブル各端部のモジュールは、仮想回線体制内の両方の導体ペアを通じて、データ・セット近くの電話とＰＢＸの間の電話（音声帯）信号のための仮想パスを提供する。そのような全ての通信パスが同時にかつ相互干渉無しに機能する。モジュールは単純で安価な受動回路要素から成っている。 （もっと読む）

【課題】システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。
【解決手段】各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。 （もっと読む）

【課題】システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。
【解決手段】各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。 （もっと読む）