メモリブロックのサブブロックを選択的に消去することによってフラッシュメモリデバイスの寿命を向上させる方法およびシステム。フラッシュメモリ装置の各物理メモリブロックは、少なくとも2つの論理サブブロックに分割可能であり、その少なくとも2つの論理サブブロックのそれぞれは消去可能である。したがって、論理サブブロックのデータのみが消去および再プログラムされ、他の論理サブブロック内の未修正データは、不要なプログラム/消去サイクルを回避する。消去すべき論理サブブロックは、サイズおよびブロック内の位置の点で動的に構成可能である。メモリアレイの物理サブブロックおよび論理サブブロック全体にわたってデータを配布するのに磨耗レベリングアルゴリズムが使用され、プログラミング動作およびデータ修正動作中の物理ブロックの寿命が最大にされる。
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フラッシュメモリにおいてマルチページ消去動作を制御する回路および方法が提供される。マルチページ消去動作の各アドレスのページアドレスは、ワード線デコーダにラッチされる。ページ選択リセット発生器回路は、マルチページ消去動作の各アドレスのブロックアドレスを処理する。アドレスが異なるブロック内のページに関連する場合、直前にラッチされたページアドレスがリセットされる。これは、万一マルチページ消去動作が、異なるブロック内に複数のページを含む場合に、不正確な回路動作が生じることになることを回避する。
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ページプログラム動作の装置および方法が提供される。選択されたメモリデバイスでページプログラム動作を実行するとき、メモリコントローラが、1つの選択されたメモリデバイスのページバッファに、および他の選択されたメモリデバイスのページバッファにもデータをロードして、データのバックアップコピーを記憶する。この1つの選択されたメモリデバイスのメモリセル内にデータが首尾よくプログラムされない場合、メモリコントローラは、他のメモリデバイスのページバッファからデータを回復する。データのコピーは他のメモリデバイスのページバッファ内に記憶されるので、メモリコントローラは、そのデータ記憶素子内にデータを局所的に記憶する必要がない。
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システムは、メモリコントローラと通信する直列接続された複数のメモリデバイスを備える。ID番号によって指定されたメモリデバイスは、通常の電力消費レベルでの動作を実行する。指定されていないデバイスは、少ない電力消費で信号転送動作を実行する。指定されたメモリデバイスは、内部クロック発生器をイネーブルし、動作に必要な全クロックを生成する。指定されていないメモリデバイスは、次のメモリデバイスにコマンドを転送するための部分動作用のクロックを生成する。他の実施例ではメモリデバイスは、IDが一致しない場合、次のメモリデバイスに入力コマンドを転送しない。他の実施例ではメモリデバイスは、IDが一致している場合、コマンドの内容を静的な出力に置換しコマンドを伝送する。このような部分クロックの発生、コマンドの非転送及びコマンド内容の置換により、システムは少ない電力消費で動作する。
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メモリデバイスはデータを記憶するためのフラッシュメモリなどのコアメモリを含む。メモリデバイスは、フラッシュメモリに電力を供給するのに使用される第1の電圧を受け取るために第1の電力入力部を含む。さらに、メモリデバイスは、第2の電圧を受け取るために第2の電力入力部を含む。第2の電圧を受け取り、1つまたは複数の内部電圧を引き出すように構成された電力管理回路をメモリデバイスは含む。電力管理回路は内部電圧をフラッシュメモリに供給または伝達する。電力管理回路(例えば電圧変換器回路)によって発生され、コアメモリに供給される様々な内部電圧は、コアメモリ中のセルに関する読出し/プログラム/消去などの動作を可能にする。
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フラッシュメモリデバイスの寿命を延ばす方法およびシステム。このフラッシュメモリデバイスは、セルあたり単一ビット(SBC)ストレージモードまたはセルあたり複数ビット(MBC)モードでデータを格納するように動的に構成可能であり、SBCデータとMBCデータとの両方が、同一のメモリアレイ内で共存するようになっている。メモリの各ページに格納された1つまたは複数のタグビットが、対応するサブディビジョンにデータを格納するのに使用されるストレージモードのタイプを示すのに使用され、サブディビジョンは、バンク、ブロック、またはページとすることができる。コントローラが、マルチモードフラッシュメモリデバイスの任意のサブディビジョンの寿命を最大にする目的で、ストレージモードを選択的に変更するために各ページに対応するプログラム-消去サイクル数を監視する。
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ランダムページプログラム動作を可能にしながら、プログラムストレスを最小にするNANDフラッシュセル。ビット線がNANDストリングから減結合され、NANDストリングを正バイアスされたソース線から非対称にプリチャージする。選択メモリセルへプログラム電圧を印加し、次いでビット線データへ印加する。非対称プリチャージおよびプログラム電圧の印加の後に、全選択メモリセルは、NANDストリング内の他のメモリセルからの減結合に従いプログラム禁止状態に設定され、それらのチャネルは、プログラミング禁止に有効な電圧までブーストされる。VSSバイアスされたビット線は、局部的にブーストされたチャネルをVSSに放電し、選択メモリセルのプログラミングを可能にする。VDDバイアスされたビット線は、プリチャージされたNANDストリングに対して影響を与えず、選択メモリセルのプログラム禁止状態を維持する。
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本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。
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複数のメモリバンクと複数のリンク制御部とを備えるメモリシステムを提供する。メモリバンクごとに、リンク制御部ごとの出力を受け取り、そのリンク制御部のうちの1つだけの出力をメモリバンクに伝えるための第1のスイッチングロジックがある。リンク制御部ごとに、各メモリバンクの出力を受け取り、そのメモリバンクのうちの1つだけの出力をリンク制御部に伝えるための第2のスイッチングロジックがある。本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。
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複数のメモリデバイス（例えば、ＤＲＡＭ，ＳＲＡＭ，ＮＡＮＤフラッシュ，ＮＯＲフラッシュ）が直列に相互接続されている。相互接続されたデバイスのそれぞれは、デバイス識別子（ＩＤ）を受信するとともに、そのＩＤをラッチする。各デバイスは、別のＩＤまたは増加したＩＤを発生するための演算回路を含む。発生したＩＤは別のデバイスに転送されるとともに、前記ＩＤが前記シリアル相互接続の各デバイスで増加される。前記相互接続における最後のデバイスは、最後に発生したＩＤを提供する。前記最後に発生したＩＤは認識回路を持つメモリコントローラに提供される。前記認識回路は、最後に発生したＩＤから前記シリアル相互接続されたデバイスの総数を認識する。前記認識回路は、前記シリアル相互接続のデバイスの総出力待ち時間を認識する。
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