クロックデューティサイクルを訂正し、出力遅延調整を実行するシステム及び方法が、スレーブデバイスとして動作するシリアル接続のデバイス用に提供される。マスタデバイスは第1のスレーブデバイスにクロックを供給する。各スレーブデバイスは、クロックを順に次のスレーブデバイスに送る。最下位のスレーブデバイスは、クロックをマスタデバイスに戻す。マスタデバイスは、送出クロックと帰還クロックとを比較し、デューティサイクル訂正又は出力遅延調整が必要かどうかを判定する。必要ならば、マスタデバイスは、スレーブデバイスに対するコマンドを生成し、出力して、デューティサイクル又は出力遅延調整を実行する。スレーブデバイスはそれぞれ、デューティサイクル訂正又は出力遅延調整を実行する回路を有する。実装形態では、各スレーブデバイスはメモリデバイスであり、マスタデバイスはメモリコントローラである。
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信号を発行し、受信して、メモリ動作を行うためのコントローラと、少なくとも1つの第1のコネクタを含み、少なくとも1つの第1のコネクタのそれぞれを介してコントローラから、およびコントローラに戻るリングを確立するための信号経路を提供するマザーボードと、不揮発性メモリデバイスのチェーンと電気的に接続されている第2のコネクタを含む少なくとも1つの不揮発性メモリモジュールとを備える、マスデータストレージシステムにおいて、少なくとも1つの第1のコネクタうちの所与のものと第2のコネクタの対合により、不揮発性メモリデバイスのチェーンは、リング内に挿入されることになり、それによって、コントローラは、チェーンにおける不揮発性メモリデバイス上でメモリ動作を行うことが可能になる。
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使用される頻度がより少ない参照をキャッシュから破棄するために、アクティブロウを使用することにより、プロセッサのキャッシュ内に許される参照の数を削減する、メモリおよびデータ処理内で使用される方法および装置を提供する。メモリコントローラ内の比較器は、ロウヒットまたはロウミスを示す信号を生成するために使用され、この信号はその後、プロセッサのキャッシュロケーションへのメモリ参照の転送を可能または不能にするために、1つまたは複数のデマルチプレクサに対して供給される。キャッシュは、データおよび/もしくは命令を含むレベル1(L1)キャッシュまたはレベル2(L2)キャッシュ、または、L1、L2、データ、および命令の何らかの組合せであってよい。
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【課題】ある方式の面板を他の異なる方式に適した空洞内に設置することを許すアダプターに対する要求がある。
【解決手段】中空の壁の中の長方形の接続箱に取り付けるように設計された電気コンセント面板を、円筒状空洞とスリーブとを有する中実の壁に取り付けるためのアダプターである。接続箱は北米において一般的であり、一方、空洞取付けは欧州及び中東において一般的である。かかるアダプターは、接続箱取付け用に設計され意図された特殊化された面板に対する万能な取付けを提供する。アダプターは、壁の空洞又はスリーブの内面を把持するためのクランプ、及び接続箱取付け用に設計された面板を取り付けるための長方形のプレートを特徴とする。 （もっと読む）

【課題】同一伝送媒体の上でデジタル・データとアナログ電話信号を同時に伝送するローカル・エリア・ネットワーク配線構造のための方法及び装置を提供する。
【解決手段】特に、リモート側データ・ユニット（例えば、パーソナル・コンピューター）がそれぞれ、少なくとも２対の導体を含むケーブルを通じてハブに接続され、各方向でデータ通信を行えるスター形態のネットワークに適用できる。ケーブル各端部のモジュールは、仮想回線体制内の両方の導体ペアを通じて、データ・セット近くの電話とＰＢＸの間の電話（音声帯）信号のための仮想パスを提供する。そのような全ての通信パスが同時にかつ相互干渉無しに機能する。モジュールは単純で安価な受動回路要素から成っている。 （もっと読む）

メモリアレイとの間でデータを書き込み/読み出しするためのコントローラが、(M-1)の仮想ページ内に書き込まれるビットの数を最大にするようにデータワードを選択的に反転させ、また第Mの仮想ページ内に書き込まれるビットの数を最少にするようにデータワードを選択的に反転させることによってデータの極性を制御する、セル当たり複数ビット(MBC)不揮発性メモリ装置。ここでMはセル当たりのビットの数である。データワードが反転されると、対応する極性制御フラグが設定される。データは、M仮想ページから読み出されると、対応する極性フラグに従って選択的に反転される。最高閾電圧書込み状態の数が低減される。これにより、書き込まれるセルの閾電圧の分布が狭くなり、消費電力が低減され、書込み時間が低減され、デバイス信頼性が高められる。
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【課題】デバイスをデイジーチェーンカスケード配列でシリアルに連結する。
【解決手段】デバイスはデイジーチェーンカスケード配列で連結され、第1デバイスの出力部は、データ、アドレス及びコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。 （もっと読む）

少なくとも1つのバンクを有し、各バンクが、独立して構成可能なページサイズを有するフラッシュメモリデバイスが説明されている。各バンクは、対応するページバッファを有する少なくとも2つのメモリプレーンを含み、構成データおよびアドレスデータに応答して任意の数および任意の組み合わせのメモリプレーンが同時に選択的にアクセスされる。構成データは、電源投入時にバンクの静的ページ構成用にメモリデバイスにロードすることもできるし、またはバンクの動的ページ構成を可能にするためにコマンドで受信することもできる。メモリバンクのページサイズを選択的に調整することにより、ブロックサイズは相応して調整される。
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NANDフラッシュメモリのアクセス中のデータ転送に対するタイミング制約は、メモリへの外部アクセスを提供するバッファにNANDフラッシュメモリを結合する複数のデータパスを提供することにより、緩和することができる。バッファは、外部アクセスと関連付けられたビット幅を規定し、またデータパスのそれぞれは、そのビット幅に適合する。
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NANDフラッシュメモリバンクは、ページバッファに接続されたメモリアレイの複数のビット線を有し、同じビット線に接続されたNANDセルストリングは、少なくとも2つのウェルセクタ中に形成される。非選択ウェルセクタへの消去電圧の印加を禁止するように、ウェルセクタは消去動作中に消去電圧に選択的に結合される。ウェルセクタの面積が減少するとき、各ウェルセクタの容量に対応した減少がもたらされる。したがって、チャージポンプ回路の駆動能力が変化しないとき、単一ウェルメモリバンクと比較してNANDフラッシュメモリセルの高速消去が達成される。あるいは単一ウェルメモリバンクに対応する一定の消去速度は、減少させた駆動能力のチャージポンプと特定の面積を有するウェルセグメントとをマッチングさせて得られる。減少させた駆動能力のチャージポンプはより小さな半導体チップ面積を占有し、コストを削減する。
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