【解決手段】
Ｉ／Ｏデバイスによるシステムメモリへの要求を制御するように構成される入力／出力メモリ管理ユニット（ＩＯＭＭＵ）は、システムメモリ内に記憶されるトランスレーションデータを用いてＩ／Ｏデバイス生成の要求に関連するアドレスをトランスレートするために２レベルのゲストトランスレーションを行い得る制御論理を含む。トランスレーションデータは、幾つかのエントリを有するデバイステーブルを含む。制御論理は、所与の要求を生成するＩ／Ｏデバイスに対応するデバイス識別子を用いることによって、その要求に対するデバイステーブルエントリを選択してよい。トランスレーションデータはまた、ゲストページテーブルのセットと、入れ子にされたページテーブルのセットとを含むＩ／Ｏページテーブルの第１のセットを含んでいてよい。所与の要求に対して選択されたデバイステーブルエントリは、ゲストトランスレーションテーブルのセットへのポインタを含んでいてよく、そして最後のゲストトランスレーションテーブルは、入れ子にされたページテーブルのセットへのポインタを含む。 （もっと読む）

【解決手段】
コンピュータシステムの１つ以上の計算ユニットが、１つ以上の計算ユニットのどれが計算ユニットの他よりも高い性能感度を有しているかに従って、性能に関して選択的に変化させられる。 （もっと読む）

【解決手段】
コンピュータシステムのシステムメモリへのＩ／Ｏデバイスによる要求を制御するためのＩＯＭＭＵは、制御論理及びキャッシュメモリを含む。制御論理は、Ｉ／Ｏデバイスからの要求において受信されるアドレスをトランスレートしてよい。要求が処理アドレス空間識別子（ＰＡＳＩＤ）プレフィックスを伴うトランザクション層プロトコル（ＴＬＰ）パケットを含む場合には、制御論理は２レベルのゲストトランスレーションを実行してよい。従って、制御論理は、ゲストページテーブルのセットにアクセスして、要求において受信されるアドレスをトランスレートしてよい。最後のゲストページテーブル内のポインタは、入れ子にされたページテーブルのセット内の第１のテーブルを指し示す。制御論理は、入れ子にされたページテーブルのセットにアクセスしてシステムメモリ内の物理ページに対応するシステム物理アドレス（ＳＰＡ）を得るために、最後のゲストページテーブル内のポインタを用いてよい。キャッシュメモリは完了したトランスレーションを記憶する。 （もっと読む）

【解決手段】
仮想メモリページングメカニズムを含むプロセッサ。仮想メモリページングメカニズムは、プロセッサ上で動作しているオペレーティングシステムが、第１のサイズ及び第２のサイズのページを用いることを可能にし、第２のサイズは第１のサイズより大きい。メカニズムは、更に、オペレーティングシステムが第１のサイズの２つ以上の連続的なページを含むスーパーページを用いることを可能にする。スーパーページのサイズは第２のサイズより小さい。プロセッサは、更に、各スーパーページに含まれるページの各々に対して別個のエントリを有するページテーブルを含む。オペレーティングシステムは、単一の仮想アドレスを用いて各スーパーページへアクセスする。メカニズムは、トランスレーションルックアサイドバッファＴＬＢにおける単一のエントリを、ＴＬＢにおけるエントリに関連するスーパーページ有効標識がアサートされていることを検出することに応答して、スーパーページに対応する一連のページを備えているメモリの領域を参照するものとして解釈する。 （もっと読む）

【解決手段】
メモリデバイスにおける書き込みタイミングを調節するための方法及びシステムが提供される。例えば方法は、データ信号、書き込みクロック信号、及び参照信号を受信することを含むことができる。方法はまた、時間経過に伴う参照信号における位相シフトを検出することを含むことができる。参照信号の位相シフトは、データ信号と書き込みクロック信号の間での位相差を調節するために用いることができ、メモリデバイスは、データ信号及び書き込みクロック信号の調節された書き込みタイミングに基づいてデータ信号からデータを回復する。 （もっと読む）

【解決手段】
コンピュータシステムにおけるトレーニング時間及びこれに伴うブート時間を短縮化するために、多重メモリチャネルが同時にトレーニングされる。トレーニング同期器は、多重メモリチャネル制御器に対するトレーニングデータ及びパラメータを受信し、通信インタフェースを介してメモリチャネル制御器と同時に通信する複数の通信インタフェースを含む。メモリチャネル制御器は、トレーニング同期器に応答して、メモリチャネル制御器のそれぞれに結合される複数のメモリチャネルを同時にトレーニングする。 （もっと読む）

【解決手段】
半導体デバイス生産プロセスは、ハードマスク（１１２）を用いて半導体基板上にトランジスタのゲート（１０２）を形成することを含む。ハードマスクは、ゲート上の１つ以上の選択された領域で選択的に除去される。選択された領域でのハードマスクの除去によって、実質的にトランジスタ上にある少なくとも１つの絶縁層を通してゲートが上部金属層に接続できる。導電性材料が、少なくとも１つの絶縁層を通して形成された１つ以上のトレンチ内に堆積される。導電性材料は、少なくとも１つの選択された領域内でゲートへのローカル・インターコネクトを形成する。 （もっと読む）

【解決手段】
第１（２１２）および第２（２１４）演算数の積を表す和およびキャリー・シグナルが形成される。第１及び第２演算数の積の符号によって決定される値を有するバイアス・シグナルが形成される（２４０）。和シグナル、キャリー・シグナル、符号拡張加数およびバイアス・シグナルの加算（２３０）に基づいて出力シグナルが提供される。出力シグナルの部分、飽和最小値（４６２）または飽和最大値（４６４）が、積の符号および出力シグナルの符号に基づいて、最終結果として選択される。 （もっと読む）

【解決手段】
データ圧縮のための方法が提供される。データ圧縮方法は、データのスクエアをデータのタイルへと変形する。データのタイルは次いでデータの複数のクワッドに分割され、データの複数のクワッドは、表現要素、第１のデルタ要素、第２のデルタ要素、第３のデルタ要素、及び制御ワードへと変換される。データの新たなタイルが次いで複数の表現要素を伴って形成され、そしてプロセスは単一の表現要素が残るまで繰り返される。単一の表現要素は次いで制御ワード及び対応するデルタ要素と共に出力ストリーム内に埋め込まれる。ビットストリームが構文解析されたならば、データの復元は符号化に対して対称である。 （もっと読む）

同時マルチスレッディングマシーンで効率的で信頼性の高い実行のためのシステムと方法。プロセッサが高信頼の実行モード（ＲＥＭ）に置かれミッションクリティカルなソフトウェアアプリケーションの実行中に起こり得るエラーを検出する。このモードでは２つのスレッドのみが演算するよう構成可能である。浮動小数点ストアと整数転送単項命令を新しい二項命令に変換可能である。新しい命令それぞれは２つのソースオペランドを持ち、異なったスレッドに対応する各オペランドは元の単項命令の１つのソースオペランドとして同じ論理レジスタ番号によって指定される。他のすべての命令は複製され、この場合、元の命令とそのツインが異なったスレッドに割り当てられる。同時マルチスレッディング（ＳＭＴ）浮動小数点ロジックはインスタンス化した整数独立クラスタを備える新しい命令を使用して通信する場合に、ロックステップ実行を提供できるだけである。新しい命令は両方のオペランドが準備済みになるまで開始することができない。各ソースオペランドはその後比較されて不一致またはエラーがないかが決定される。 （もっと読む）