【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】より高い圧縮比を提供し得る圧縮スキームを提供する。
【解決手段】いわゆる「Ｘプレス」テスト応答コンパクタ１１０、１５２は、オーバードライブ・セクションとスキャンチェーン選択ロジックとを含む。実施形態は約１０００倍の圧縮比を提供する。例示的な実施形態は、従来のスキャンベースのテストシナリオとほぼ同じカバレッジおよびほぼ同じ診断分解能を維持できる。スキャンチェーン選択スキームのいくつかの実施形態は、テスト応答で発生してコンパクタに入る未知状態を有意に減らすことができ、または完全に排除できる。また、オンチップ・コンパクタ回路の実施形態および選択回路をマスクする制御回路網を生成する方法も開示する。 （もっと読む）

【課題】内蔵の記憶装置の試験回路を自動的に作成し、その試験回路を用いて記憶装置の試験を自動的に行うことで、記憶装置の試験にかかる時間を短縮することが可能なプログラム可能論理デバイスを提供する。
【解決手段】データを記憶する記憶部１を備える。論理回路記憶部２は、記憶部１への書き込み及び読み出しを伴うデータ処理を行う論理回路である内部回路を格納する。部品回路記憶部５は、記憶部１の試験のための部品回路を予め記憶しておく。ピン情報記憶部３は、記憶部１のピン情報を取得する。試験部４は、ピン情報及び部品回路を基にメモリ試験回路を生成し論理回路記憶部２に格納させ、メモリ試験回路を用いて記憶部１の試験を行う。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｂは、少なくともその１つに集積回路チップ２が搭載された複数のコア基板３，４ｂ，５を、絶縁樹脂層７を介して貼り合わせて構成するとともに、コア基板３，５に形成された配線層３１，５１を、スルーホール６を介して接続して構成される。このうち、コア基板４ｂには、半導体層が形成されており、コア基板４ｂには、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子がコア基板４ｂに含まれる配線層の配線で接続されることによって、集積回路チップ２のテストを容易化するためのテスト容易化回路が形成されている。 （もっと読む）

【課題】他の基板とシリアルケーブルを介して通信を行う際の不具合に対処できる基板を提供することを目的とする。
【解決手段】ＷＤＴ＿ＩＣ２１は、ＦＰＧＡ２０によって所定時間毎にクリアされない場合、モノステーブルマルチバイブレータ＿ＩＣ２２にアクティブ信号を出力する。モノステーブルマルチバイブレータ＿ＩＣ２２は、アクティブ信号を取得するとパルス信号を出力する。パルス信号によりＦＰＧＡ２０が再コンフィギュレーションしＩＯ基板２００が再起動する。また、パルス信号によりカウンタ＿ＩＣ２４のカウント値がインクリメントされる。ＦＰＧＡ２０が再コンフィギュレーションしてもＷＤＴ＿ＩＣ２１をクリアできない場合、カウンタ＿ＩＣ２４のカウント値がインクリメントされ続ける。カウント値が所定の閾値に達したときにエラー表示部２５が起動し異常を報知する。 （もっと読む）

【課題】フーリエ変換回路の検証工数を削減すること。
【解決手段】回転因子記憶部２が、フーリエ変換処理に用いられる回転因子を記憶し、符号反転部３が、回転因子記憶部２に記憶された回転因子のＱ成分の符号を反転させる。そして、フーリエ変換処理部４が、所定の入力部を介して入力されたデータに対して、回転因子記憶部２に記憶された回転因子を用いてフーリエ変換処理を実行する。さらに、フーリエ変換処理部４が、フーリエ変換処理の結果に対して、回転因子記憶部２に記憶された回転因子のＩ成分と符号反転部３によって符号が反転された回転因子のＱ成分とを用いて逆フーリエ変換処理を実行する。そして、判定部５が、フーリエ変換処理部４による逆フーリエ変換処理の結果と図示しない入力部を介して入力されたデータとが一致するか否かを判定する。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。
【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 （もっと読む）

【課題】競合評価に要する時間を短縮し、タイミング競合評価を実現する半導体装置の提供。
【解決手段】 上位装置であるＣＰＵ（２００）から評価対象マクロ（１２０）に対するアクセスを受け、前記アクセスが予め定められた競合評価開始アクセスであることを検出すると、前記アクセスに対して、所定のタイミングで、競合評価用の命令を前記評価対象マクロに投入するテストマスタ（１１０）を備える。テストマスタは、前記アクセスに対する評価対象マクロの動作の開始時点から終了直前までの時間範囲の一部又は全部にわたって、前記評価対象マクロに対する前記競合評価用の命令の投入のタイミングを可変させる。 （もっと読む）

【課題】演算回路の検証を容易にし、且つ所要時間の短縮を図る。
【解決手段】検証対象の演算回路３１を表す回路記述から、配線を表す“ｗｉｒｅ”等の記述を、内部信号を表す記述として抽出し（ステップＳ１１）、これに基づき演算回路３１の内部信号の配線と選択回路３２の入力端子とを接続して、選択回路３２が接続された演算回路３１を表す回路記述を生成する（ステップＳ１２）。生成した回路記述をもとに、選択回路３２が接続された演算回路３１を半導体集積回路７ａに構築する（ステップＳ１４）。また、選択回路３２の入力端子とこれに接続された内部信号の配線との対応を表すマッピングデータを生成し表示する（ステップＳ１３）。設計者が、マッピングデータを参照し、所望の内部信号に対応するアドレスを選択回路３２に対して指定することで、指定した内部信号が選択され半導体集積回路７ａの出力端子から出力される。 （もっと読む）

集積回路装置は、積層ダイ（１０２）とベースダイ（１０１）とを含み、ベースダイは、集積回路装置の試験のためのスキャンチェーンを実現するために、ベースダイのテストロジック（３０５，１０４）に直接的に結合するプローブパッド（３０６，１１１−１１６）を有する。ベースダイは、さらに、ベースダイの背面に配置されるコンタクト（１０７）と、コンタクトに結合されるとともにベースダイのプログラマブルロジック（５５０，３１４，１０５）に結合されるダイ貫通ビア（３１０，１２１−１２８）を含む。ベースダイは、また、テスト入力に結合されるように構成された第１のプローブパッド（１１１）と、テスト出力に結合するように構成された第２のプローブパッド（１１２）と、制御信号に結合するように構成された第３のプローブパッド（１１３）とを含む。ベースダイのテストロジック（３０５）は、スキャンチェーンを実現するために、積層ダイのさらなるテストロジック（４０５）に結合するように構成されて。スキャンチェーンを実現するために、プログラマブルロジック（５５０，３１４，１０５）の構成を必要としないように、プローブパッド（３０６，１１１−１１６）は直接的にテストロジック（３０５，１０４）に結合される。
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【課題】 本発明の課題は、プログラムされたユーザー論理を用いたＬＳＩのプロトタイピングにおいて、評価精度を向上させることを目的とする。
【解決手段】 上記課題は、２つのデバイスで構成されるプロトタイピング環境を実装するＬＳＩ評価ボード装置は、有効なバストランザクションの検出に応じて、前記２つのデバイスの動作に係る回路構成のクロック停止を指示する第一指示回路と、前記クロック停止の指示に応じて、前記デバイス間を接続する外部バスに係る回路構成を除く前記２つのデバイスの動作に係る回路構成のクロックの停止を制御するクロック制御回路とを有するＬＳＩ評価ボード装置により達成される。 （もっと読む）

【課題】プログラマブルなLSIのテストを行う場合にテストパターンが長大化する。
【解決手段】テストパターンを使って内部論理回路の故障を検出させるということは、故障があった時と無かった時で出力結果が変わる入力の組合せが入れられれば良いことであり、個々の故障モードを検証するのに全ての入力信号が必要な訳ではなく、その一部しか使用していないことが多く、故障検出を行うのに冗長な入力信号が存在している可能性があることに着眼した。そこで、故障検出率を下げることなく論理回路の故障を検出させるために必要な入力信号の入力条件の中から共有できる入力端子の組合せ（論理回路２ではin1,in2,in4,in7およびin3,in5,in6）を見つけ、それらの入力信号を結線させた。 （もっと読む）

【課題】ステートマシンのテストにおいて何らかの異常が発生した際には、高度な解析手法ではなく、どの遷移状態（ステート）で異常が発生したかを知ることができるステートマシンを提供する。
【解決手段】ステートマシン３５は、あらかじめ決められた複数の状態を決められた条件に従って決められた順番で遷移してゆくステートマシンであり、ステートマシン３５の遷移状態を示す信号６０を出力する信号出力部３７と、信号出力部３７から外部へ出力する遷移状態を示す信号６０を保持する信号保持部３８と、を備える。 （もっと読む）

【課題】被評価回路の信号を計測する回路の規模や、計測結果を転送する回路の規模を小さくすること。
【解決手段】カウント区間では、被評価回路２の被評価信号８，９を計測回路６，７で計測し、その計測結果をＲＡＭ１０に格納する。カウント区間よりも長い評価区間では、ＲＡＭ１０から前回のカウント区間での計測結果を読み出す。加算器１３により、ＲＡＭ１０から読み出された、前回のカウント区間での計測結果に、計測回路６，７から転送されてきた今回のカウント区間での計測結果を加算する。その加算結果をＲＡＭ１０の元の場所に書き戻すことによって、ＲＡＭ１０に、評価区間における被評価信号８，９の計測結果の累積加算値を格納する。 （もっと読む）

【課題】セグメントドライバを効率良く検査できるようにしたセグメントドライバの検査方法及びその検査システムを提供する。
【解決手段】セグメントドライバ２に接続された表示メモリ３にテストパターンを書き込んで、セグメントドライバ２が有する複数のセグメント端子２ａ〜２ｈ…から信号を出力させる工程、を含み、テストパターンは、数のセグメント端子２ａ〜２ｈ…から出力される信号が当該端子間で全て同じ電圧レベルとなるように生成されている。このような方法であれば、例えば、出力信号の電圧レベルとして「１」と「０」とを同時に測定することができないような、通常のテスタを用いて検査を行う場合でも、各セグメント端子２ａ〜２ｈ…を同時に測定することができる。 （もっと読む）

【課題】ユーザプログラマブルファブリック内に埋め込まれた特定用途向け機能ブロックをテストする方法及び装置を提供する。
【解決手段】ユーザプログラマブルファブリックのコンフィギュレーションデータ制御手段の出力を特定用途向け機能ブロックの入力にルーティングする工程と、特定用途向け機能ブロックを構成するためのコンフィギュレーションデータをユーザプログラマブルファブリックのコンフィギュレーション制御手段に送る工程と、コンフィギュレーションデータを特定用途向け機能ブロックのコンフィギュレーションメモリ手段に転送する工程と、特定用途向け機能ブロックをテストするためのテストデータを、ユーザプログラマブルファブリックのコンフィギュレーション制御手段に送る工程と、ユーザプログラマブルファブリックのコンフィギュレーションデータ制御手段の出力を、特定用途向け機能ブロックの入力にルーティングする工程とを備えている。 （もっと読む）

【課題】集積回路及びそのモニタ信号出力方法に関し、複数の内部信号を選択してより少ない外部端子数でモニタ信号を出力し、また、モニタ対象の内部信号を容易に選択可能にする。
【解決手段】集積回路１０内部の各機能回路部１１から出力される内部信号を外部装置２０に出力してモニタする際、モニタ選択部１２によりモニタ対象の内部信号を選択し、パラレル信号からシリアル信号に変換してモニタ信号を出力する。該モニタ信号と共に、パラレル信号からシリアル信号への変換のフォーマットを示す識別子情報ＴＡＧを集積回路１０の外部端子から出力する。外部装置２０は集積回路１０の外部端子から出力される識別子情報ＴＡＧを基に、シリアルパラレル変換数判定部２１によりパラレル信号からシリアル信号への変換のフォーマットを判定し、該フォーマットに応じてモニタ展開部２２によりモニタ信号をシリアル信号からパラレル信号変換して出力する。 （もっと読む）

【課題】Ｌｏｏｐｂａｃｋテストの際に電圧振幅マージン不足の半導体装置が次工程へと流出するのを防止する。
【解決手段】シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。ＣＰＵ２１は、遅延制御信号ＤＬＣ１，ＤＬＣ２によって一方の可変遅延素子ＶＤＬ１，ＶＤＬ２の遅延時間を制御する。入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。両信号ＶＲｘ，ＣＬＫ２の一方の位相が変更されて、外部基準電圧Ｖｒｅｆの値毎にタイミングマージンがチェックされる。 （もっと読む）

【課題】バックボード上のスロットを介して互いに接続される複数のＦＰＧＡ間の結線を容易にチェックすることができる結線チェック方法、プログラマブルデバイスおよび回路構造ファイル生成プログラムを提供すること。
【解決手段】各々のＦＰＧＡが、自身が有する出力端子から、かかる出力端子であることを識別できる端子データを出力し、入力端子に端子データが入力された場合に、受信した端子データと、端子データを受信した入力端子に対応する比較データとが同一であるか否かを判定し、判定結果を所定の結果表示部に表示する。 （もっと読む）