【課題】搬送波信号がデジタル信号で変調されることにより多重化されたデジタル信号を被測定信号とした半導体試験装置において、デジタル信号を復調するために必要な検波・フィルタ処理を高速に実行できる半導体試験装置を実現すること。
【解決手段】測定対象半導体から出力される搬送波信号がデジタル信号で変調されて多重化された被測定信号をデジタイザでデジタル信号に変換してメモリに取り込むように構成された半導体試験装置において、前記デジタイザは、Ａ／Ｄ変換器と検波用の乗算器と所定の帯域特性を有するフィルタ回路とメモリを備え、前記Ａ／Ｄ変換器で被測定信号をデジタル信号に変換するのと同時に検波処理とフィルタ処理を行い、これら処理されたデータを前記メモリに取り込むことを特徴とするもの。 （もっと読む）

【課題】被試験デバイスの高速化に対応可能な半導体試験装置を提供する
【解決手段】基準信号発生回路と、被試験デバイスの出力ピンの各々に対応して設けられた位相調整回路とを具備し、位相調整回路の各々は、基準信号を基に比較用信号を発生する比較用信号発生回路と、基準信号を基にストローブ信号を発生するストローブ発生回路と、比較用信号を遅延させる第１の遅延回路と、ストローブ信号を遅延させる第２の遅延回路と、デバイス出力信号と比較用信号との位相差を示す位相差信号を出力する位相比較回路と、前記デバイス出力信号をストローブ信号に同期してラッチするラッチ回路と、位相差信号を基にデバイス出力信号と比較用信号との位相差が一定となるような遅延制御量を算出し、当該遅延制御量を示す遅延制御信号を第１の遅延回路及び第２の遅延回路に出力する演算回路と、を備える。 （もっと読む）

【課題】電源電圧の変動周期に制限されることなく、電源電圧の瞬時電圧値を測定する。
【解決手段】測定回路３０は、７個のインバータＩ１〜Ｉ７がリング状にシリアル接続されたリング型発振器と、リング型発振器のリング上に配設され、各インバータの間に配設された７個のトランスミッションゲートＳ１〜Ｓ７を備えている。トランスミッションゲートＳ１〜Ｓ７は、イネーブル信号ＥＮが入力され、ハイレベル期間においてオンし、リング型発振器を駆動させる。そして、リング型発振器から出力される出力信号を一定期間カウントすることで、ハイレベル期間における電源電圧の値を瞬時電圧値として算出する。 （もっと読む）

【課題】各判定部で個別にＦＡＩＬが発生した時刻を特定することができ、装置各部における遅延時間を意識することなく最初にＦＡＩＬが発生する前後のパターンのデータログを正確に取得できる半導体試験装置を提供すること。
【解決手段】パターン発生部からＤＵＴの入力ピンに試験パターンを印加するとともにＤＵＴの出力ピンごとに設けられた判定部に試験パターンに対応した期待パターンを印加し、ＤＵＴの出力パターンを判定部に取り込み期待パターンと比較照合することによりＤＵＴの良否判定を行うように構成された半導体試験装置において、前記判定部に、ＤＵＴの不良を判定した時刻を特定するタイミング特定手段を設けたことを特徴とするもの。 （もっと読む）

【課題】マッチタイムアウト時間を短縮して試験全体の効率の向上を図るとともに、コストの低減を実現した半導体試験装置を提供する。
【解決手段】半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、試験信号を出力した複数の各ＤＵＴ９０毎、各ブロック毎のマッチ時間を計測し、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。そして、各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較して最大値（最適マッチタイムアウト時間のなかで最も長い時間）を検出し、この最大値をマッチタイムアウト時間に設定する処理を行う。 （もっと読む）

【課題】表示不良が発生した場合、パネル側において不良原因があることを検知できるパネル表示装置を実現する。
【解決手段】コントローラ部１０から表示パネル２０のゲートドライバ２２およびソースドライバ２３に入力される垂直駆動信号および水平駆動信号と、ゲートドライバ２２およびソースドライバ２３に含まれるシフトレジスタの最終段から出力される垂直出力信号および水平出力信号とのタイミング比較を、検知用信号発生回路１２およびチェック回路１３にて行なう。比較されたこれら信号の同期が取れていない場合には、表示パネルの異常を検知する。 （もっと読む）

【課題】スキュー調整に要する時間を短縮することができる半導体試験装置及びその調整方法を提供する。
【解決手段】半導体試験装置１は、ドライバピンブロック１１、調整用判定部１２、及び可変遅延量データ発生部１４等を備える。ドライバピンブロック１１は、ドライバ信号発生回路１１ａから出力されるドライバ信号Ａ１を所定の時間範囲内における所定時間だけ遅延させる可変遅延回路１１ｂと、可変遅延回路１１ｂを介したドライバ信号から試験信号を生成する駆動回路１１ｃとを備える。調整用判定部１２は、ドライバピンブロック１１から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する。可変遅延量データ発生部１４は、調整用判定部１２の判定結果に基づいて、可変遅延回路１１ｂの遅延時間を二分探索により決定する。 （もっと読む）

【課題】電子機器の試験状況を、２方向から見ても実際の被試験機の配置通りに、文字、
色情報を付記して一画面で表示する。
【解決手段】被試験機２００の試験プログラム２０２を実行する冶具パソコン２０１とネ
ットワーク２０８で接続されたサーバ２０９上に、全被試験機の試験状況情報２１０を保
持する。試験状況変更時、試験プログラムが被試験機の試験状況情報を更新する。試験状
況表示プログラム２０３は、表示間隔情報２０６で指定された間隔毎に全被試験機の試験
状況情報を読み込む。試験状況表示プログラムは、実行開始時に冶具パソコン番号２０７
を読み込む。冶具パソコン番号より、方向情報２０４が一意に決定され、この方向情報よ
り配置情報２０５も一意に決定される。配置情報に従って配置された被試験機を表した枠
内に、読み込んだ被試験機の試験状況情報を、対応する被試験機の枠内に表示する。 （もっと読む）

【課題】試験に関する設定項目の選択／非選択の状態を任意に切替える際における操作性の向上を図る。
【解決手段】半導体試験装置と、操作入力装置と、試験に関する設定項目の選択／非選択の状態を表すと共に当該状態を切替えるための操作アイコンを設定項目の数に応じて表示する表示装置と、操作入力装置によって操作アイコンに対する選択／非選択の切替操作が行われた場合に、切替操作が行われた操作アイコンに対応する設定項目の選択／非選択の状態を切替えると共に設定項目の状態を半導体試験装置に通知する制御装置とを備える半導体試験システムであって、制御装置は、表示装置の表示画面上における所定の文字入力領域に、操作入力装置によって設定項目の各々に割り当てられた番号が入力された場合、当該入力された番号に対応する設定項目を選択状態または非選択状態のいずれかに一括して切替える。 （もっと読む）

【課題】ポーリング処理による複数回のアクセスの場合にも、モニタ機能の低下を防止することが可能な計測システムを提供する。
【解決手段】計測システム１００は、計測バス１３０を監視しコントローラ１１０から計測カード１４０に対して１回アクセスする毎に、モニタメモリ１２２ｂを参照してアクセスした内容と同じ内容を示すデータが記憶されているか否かを検出する。検出された場合には、この同じ内容を示すデータに対応付けられたカウント数を１インクリメントし、検出されない場合には、アドレスとカウント数の初期値を発生させてアクセスした内容を示すデータと対応付けてモニタメモリ１２２ｂに順次記憶させる。 （もっと読む）

【課題】テスト結果波形上のフェイル箇所に、機能的な意味のある一連の信号の動きを抽出した情報を表示することができるテスト支援システムを実現する。
【解決手段】被試験対象の試験を支援するテスト支援システムであって、アサーション記述を含む設計検証データをシミュレータに入力し、シミュレーション結果データを出力するシミュレーション部と、シミュレーション結果データを被試験対象のテストパターン情報に変換すると共にシミュレーション結果データとパターンアドレスとの対応情報を生成するデータ変換部と、アサーション記述情報とシミュレーション結果データと対応情報に基づいてアサーションが実行された箇所とパターンアドレスとの対応を示すアサーション／パターンアドレス情報を出力するアサーション解析部と、テスト結果で発生するフェイル情報とアサーション／パターンアドレス情報を入力するフェイル解析部とを備える。 （もっと読む）

【課題】オンラインデータ解析処理の効率を向上することが可能な半導体試験装置を提供する。
【解決手段】メモリテスタ１０１は、試験終了後にＤＵＴのサイズを解析サーバ１０４に通知し（ステップＳ３０１）、フェイルメモリに記憶されたフェイルビットデータのバッファリング及びフェイル情報の抽出を行う（ステップＳ３０２）。解析サーバ１０４は、並行してローカルメモリ上でＤＵＴと同じサイズの記憶領域を確保し、そのアドレス全てに正常ビットを予測的に書き込む（ステップＳ３０３）。メモリテスタ１０１は、抽出したフェイル情報のみを解析サーバ１０４に転送する（ステップＳ３０４）。解析サーバ１０４は、受信したフェイル情報に基づいてローカルメモリ上にフェイルビットを追加して書き込み（ステップＳ３０５）、データ解析を開始する（ステップＳ３０６）。 （もっと読む）

チップテスタに接続された少なくとも２つの被検体を試験するチップテスタは、チップテスタのチャネルについてタイミング情報を生成するタイミング計算部を備える。タイミング計算部は、チップテスタの第１のチャネルポートから第１の被検体の第１の端子までの伝搬遅延と、チップテスタの第１のチャネルポートから第２の被検体の第２の端子までの伝搬遅延との差を表す伝搬遅延差情報を取得するように構成される。タイミング計算部は、伝搬遅延差情報に基づいて、第１の被検体、あるいは第２の被検体へ接続されたチップテスタの第２のチャネルについてタイミング情報を提供するように構成される。チャネルモジュール構成部は、タイミング情報に基づいて、チップテスタの第２のチャネルを構成される。 （もっと読む）

【課題】スプリアスを低減する。
【解決手段】アナログ信号を発生する波形発生装置であって、当該波形発生装置が発生する信号に変調されるべき２値データの系列である入力データ列を変更して、ＭＳＫ変調した後の信号の初期位相の２πの剰余位相と最終位相の２πの剰余位相とが連続する変更済データ列を生成するデータ変更部と、変更済データ列をＭＳＫ変調した信号に応じた波形を表す基本波形データを生成する波形生成部と、基本波形データにより表された波形を繰り返す信号を出力する出力部とを備える波形発生装置を提供する。 （もっと読む）

【課題】スプリアスを低減する。
【解決手段】アナログ信号を発生する波形発生装置であって、当該波形発生装置が発生する信号に変調されるべき２値データの系列である入力データ列を変更して、ＭＳＫ変調した後の信号の初期位相の２πの剰余位相と最終位相の２πの剰余位相とが連続する変更済データ列を生成するデータ変更部と、変更済データ列をＭＳＫ変調した信号に応じた波形を表す基本波形データを生成する波形生成部と、基本波形データにより表された波形を繰り返す信号を出力する出力部とを備える波形発生装置を提供する。 （もっと読む）

【課題】半導体デバイスの入出力波形やフェイル情報の収集に要する手間を低減することができる半導体試験システムを提供すること。
【解決手段】半導体試験システムは、半導体デバイス１１ａに対して所定の試験を行う半導体試験装置１と、試験条件を設定するとともにこの試験の実行を半導体試験装置１に対して指示する制御装置２とを有する。制御装置２は、試験条件を設定する試験条件設定手段と試験の実行指示を行う実行指示手段と試験によって得られた第１のデータを収集する試験データ収集手段としてのキャプチャ部２０とを備える。キャプチャ部２０は、第１のデータを収集する半導体デバイス１１ａのサイクル位置を可変に設定するとともに、サイクル位置の設定が異なるように設定された複数の試験条件のそれぞれに対応して実行指示を行う。 （もっと読む）

【課題】スプリアスを低減する。
【解決手段】所定サンプル数の基本波形データを元にアナログ信号を発生する波形発生装置であって、当該波形発生装置が発生する信号に変調されるべき入力データ列を、予め定められた第１変調周波数群によりＦＳＫ変調した信号の初期位相と最終位相との位相差を算出する位相差算出部と、位相差の２πの剰余を所定サンプル数で除算した値に応じた補正周波数を算出する周波数算出部と、第１変調周波数群から補正周波数を減算した第２変調周波数群により入力データ列をＦＳＫ変調した信号に応じた波形を表す基本波形データを生成する波形生成部と、基本波形データにより表された波形を繰り返す信号を出力する出力部とを備える波形発生装置を提供する。 （もっと読む）

【課題】スプリアスを低減する。
【解決手段】アナログ信号を発生する波形発生装置であって、当該波形発生装置が発生する信号に変調されるべき入力データ列を変更して、ＦＳＫ変調した後の信号の初期位相と最終位相とが連続する変更済データ列を生成するデータ変更部と、前記変更済データ列をＦＳＫ変調した信号に応じた波形を表す基本波形データを生成する波形生成部と、前記基本波形データにより表された波形を繰り返す信号を出力する出力部とを備える波形発生装置を提供する。 （もっと読む）

【課題】メモリ診断後のパターンデータの再ロードにかかる時間を短縮し、稼働率を上げることが可能な半導体試験装置を実現する。
【解決手段】ＤＵＴの試験パターンが格納されているメモリから出力される試験パターンを用いてＤＵＴの試験を行う半導体試験装置において、メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている試験パターンを診断済みエリアに移動させた後に未診断エリアを診断するメモリ制御部を備える。 （もっと読む）

【課題】本発明はＢＩＳＴ再実行回数を削減することで故障診断時間を短縮し、かつ実速度で故障診断を行うことができる半導体集積回路を提供する。
【解決手段】書き込まれたテストパターンを読み出して出力するメモリセル１２１及び不良パターンを格納するレジスタを有するメモリカラー１２０と、メモリセル１２１への前記テストパターンの書き込み及び期待値データの出力を行い、前記メモリセルから出力されるデータパターンと前記期待値データとの比較結果及び前記データパターンと前記不良パターンとの比較結果に基づいて、テストを続けるか又はテストを中断して不良情報を外部へ出力するかの判定を行う組み込み自己テスト回路１００と、を備える。 （もっと読む）