【課題】通常のＬＳＩテスタを用い、被試験半導体装置の大きさを増すことなく、検査専用の入力ピンを設けることなく、高速にデータを被試験半導体装置に入力する検査を実現する。
【解決手段】ＬＳＩテスタ１が発生した低速な３線式シリアルレジスタ設定信号を、シフトレジスタ回路１０は、クロックを用いて所定の数のデータを記憶する。制御回路１２は、ロードでデータの終了を検知し、シフトレジスタ回路１０へ与えるクロックを高速クロック発生回路１１で生成した高速クロックに切換える。シフトレジスタ回路１０は、記憶したデータを高速クロックを用いて出力し、高速クロックとともに被試験半導体２のシリアルレジスタ１３に入力する。ＬＳＩテスタ１から発生された信号と互換の高速な３線式シリアルレジスタ設定信号により被試験半導体装置２を高速度に検査できる。 （もっと読む）

【課題】 エンコードデータをデコードする被試験対象を、ＩＣ試験装置で試験が行えるテストシステムを実現することを目的にする。
【解決手段】 本発明は、エンコードデータをデコードする被試験対象を試験するテストシステムに改良を加えたものである。本装置は、被試験対象の出力より、マッチを検出するマッチ検出回路と、このマッチ検出回路のマッチ検出により、被試験対象の同期クロックごとに、被試験対象のデコードデータの書き込みを行うＦＩＦＯメモリと、マッチ検出回路のマッチ検出により、ＦＩＦＯメモリに読み込みクロックを出力し、この出力と期待値との比較を行うＩＣ試験装置とを備えたことを特徴とする装置である。 （もっと読む）

【課題】コンパレータにおける正確な比較処理を可能とする半導体試験装置を提供すること。
【解決手段】本発明にかかる半導体試験装置は、試験パターンに対応する試験信号を生成し試験対象装置２０に出力するドライバー１１０と、試験信号と基準信号とを合成した比較信号を生成するレプリカドライバー１２０，１３０および抵抗１２２ａ，１２２ｂ，１３２ａ，１３２ｂとを備えた半導体試験回路１０１を有する。半導体試験回路１０１では、コンパレータ１４１，１４２は、試験信号と試験対象装置２０から出力された応答信号とを合成した合成信号と、比較信号とを入力され、合成信号に含まれる試験信号と比較信号に含まれる試験信号とを相殺し応答信号と基準信号とを比較する。 （もっと読む）

【課題】検査に要するコストを低減しつつ検査時間を短縮する。
【解決手段】所定の共振周波数を有する電子回路２１に所定の周波数の検査用信号を供給しつつ電子回路２１を流れる交流電流と検査用信号の交流電圧との間の位相差θを測定する測定部２と、電子回路２１の良否を判別する判別部３とを備え、測定部２は、所定の周波数の検査用信号として共振周波数よりも低い周波数の検査用信号および共振周波数よりも高い周波数の検査用信号を供給し、判別部３は、各検査用信号の供給時に測定された各位相差θの極性の違いの有無に基づいて電子回路２１の良否を判別する。 （もっと読む）

【課題】負帰還制御によっては、高速な抑制が困難な電源電圧の変動を、効果的に抑制する。
【解決手段】ＤＵＴ２として良品を用意し、検査の種類を示すフラグ信号を利用して、電源電圧の変動が生じやすい検査の実施期間においてＡＤＣ１１２、メモリ１１３ａ，１１３ｂを動作させ、電源電圧の変動特性をモニタし、演算装置１１４にて、その変動特性とは逆の特性をもつ変動補償用データを作成し、メモリ１１３ｂに記憶させる。次に、検査対象のＤＵＴ２に対し、検査を実施し、電源電圧の変動が生じるポイントで、変動補償用データをアナログ信号に変換し、これにより生成される変動補償成分を、所定の電源電圧（Ｖａ）に重畳し、ＤＵＴ２に供給する。 （もっと読む）

【課題】試験ユニット４に書込まれたファームウエア１５を別バージョンに書換える場合における操作者の誤操作によるエラー発生の防止と作業負荷軽減とを図る。
【解決手段】試験ユニット４に書込まれたファームウエア１５で試験対象を試験する試験装置において、
システム制御部１３における別バージョンのファームウエア１５の試験ユニット４に対する書込終了に応じて、二次側電源を一定時間オフしその後にオンするオフ・オン手段１８と、別バージョンのファームウエアの試験ユニットに対する書込開始時から二次側電源のオン後におけるシステム制御部の別バージョンのファームウエアの書込完了確認（再起動）終了時までの期間、二次側電源スイッチ１２からのオン・オフ信号を無効とする無効手段１８とを備えている。 （もっと読む）

本発明に係る半導体集積回路のテスト方法は、半導体集積回路のテスト工程を規定する所要のテストライブラリを選択する処理（Ｓ１）と、選択されたテストライブラリが規定するテスト工程に対してテスト対象の半導体集積回路の動作形態に応ずるテストの個別条件を指定する処理（Ｓ３、Ｓ５）と、前記個別条件が指定されたテスト工程をテスタで実現するためのテストプログラムを生成する処理（Ｓ６）と、生成されたテストプログラムを用いて半導体集積回路のテストを行なう処理（Ｓ７）と、を含む。テストライブラリは、半導体集積回路のテスト動作毎のテスト工程を指示するテンプレートとして機能する。これに個別条件が組み込まれることによって具体的なテスト実行手順が規定される。
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【課題】半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する。
【解決手段】ピンエレクトロニクスの波形形成回路や期待値判定回路など可変論理回路デバイス（ＦＰＧＡ）３００で構成し、被試験半導体装置２００の入出力ピン仕様に合わせ、それぞれのピンに必要な波形形成回路（ＦＭＴ）や期待値判定回路（ＣＭＰ）をプログラムすることにより、被試験半導体装置に必要な機能だけを取りこむことで論理規模を低減する。またＦＰＧＡ５００のコンフィグレーションを交換可能なＲＯＭ３１０またはテスタを制御するＣＰＵ１５０から行なう。 （もっと読む）

【課題】製造後に集積回路デバイスをウェハ／プローブ試験する方法およびシステムを提供すること。
【解決手段】本発明は、初期グループのデバイス（例えば集積回路チップ）を試験して、試験に不合格となった初期不合格グループのデバイスを生成することで始まる。初期不合格グループ内のデバイスは、故障のタイプで識別される。次いで、本発明は、初期不合格グループ内のデバイスを再試験して、再試験に合格した再試験合格グループのデバイスを識別する。次に、本発明は再試験合格グループ内のデバイスを分析し、それによって、初期試験に不合格となった不合格デバイスが再試験に合格する尤度に関する統計を故障のタイプに従って本発明で生成することが可能となる。次いで、本発明は、これらの統計を評価して、どのタイプの故障が所定のしきい値より高い再試験合格率を有するかを判定する。これにより、本発明は、再試験が承認されるタイプの欠陥を列挙する最適化再試験テーブルを含むデータベースを生成する。 （もっと読む）

本明細書では、故障診断を実施するための方法と、装置と、システムとが開示される。開示された幾つかの実施形態では、圧縮されたテスト応答から故障を診断するための方法が提供される。例えば、一例示的実施形態では、少なくとも部分的にスキャン・ベースの被テスト回路と被テスト回路に取り込まれたテスト応答を圧縮するコンパクタとの回路記述が受信される。被テスト回路に取り込まれたテスト応答に対して、コンパクタによって実施される変換関数が決定される。非圧縮テスト応答を評価するための診断手順は、その内部に変換関数を組み込んだ、修正された診断手順に修正される。開示された方法の何れかをコンピュータに実施させるためのコンピュータ実行可能な命令を含むコンピュータ可読媒体も提供される。同様に、開示された方法の何れかによって識別された故障候補のリスト、又は開示された方法によって生成若しくは修正された回路記述を含むコンピュータ可読媒体も提供される。
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本発明は、ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ、すなわちＳｏＣの一部を形成する機能コアまたはＩＰコアのテストに関する。本発明は、テスト手段および通信手段を使用して少なくとも１つの機能コアまたはＩＰコアをテストすることによって実施される。テスト手段は、コアが組み込まれたラッパーを備え、このラッパーは、好ましくはＩＥＥＥ Ｐ１５００標準アーキテクチャを実装するが、他の標準アーキテクチャを実装することもできる。テスト手段は、広範に適用されるＴＣＰ／ＩＰ管理プロトコルである、簡易ネットワーク管理プロトコル、すなわちＳＮＭＰに拡張することができる。通信手段は、通信ネットワークに接続されているテストバスを備える。プロキシエージェントは、中でも特にＳＮＭＰプロトコルを実装する。 （もっと読む）

本発明の様々な局面に従うデータ解析の方法および装置は、コンポーネントに対するテストデータの特性によって導かれたコンポーネント製造プロセスの特性を自動的に同定するように構成される。この方法および装置を用いたシステムは、テストデータにおけるパターンを認識し、認識パターンと製造プロセスにおける問題とを照合するように構成された診断システムである。また、本診断システムは、進化アルゴリズムを用いてパターンを分類するように構成された分類器を含む。さらに、この進化アルゴリズムは、パーティクルスウォーム最適化アルゴリズムを含む。
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第１のストローブ信号と、第２のストローブ信号とを出力信号に同期して生成し、電子デバイスが出力信号を複数回出力する毎に、ストローブ信号の位相を順次変化させ、出力信号の信号レベルを、ストローブ信号のそれぞれの位相において複数回取得し、第１のストローブ信号に対する出力信号の信号レベルがＨレベルである回数を、第１のストローブ信号の位相毎に計数し、第２のストローブ信号に対する出力信号の信号レベルがＬレベルである回数を、第２のストローブ信号の位相毎に計数し、計数した回数に基づいて、出力信号の波形の変化点の位相、ジッタ量、及びジッタの分布を算出する測定装置を提供し、出力信号の波形の変化点、ジッタ量、及びジッタの分布を１回の試験で測定する。 （もっと読む）

【課題】本発明は、相互接続するいくつかの機能ユニット（２₁、２₂、２₃、２₄）を備える測定又は検査装置（１）に関する。
【解決手段】機能ユニット（２₁、２₂、２₃、２₄）は、可変の方法で、交換可能であり、及び／又は、追加又は削除可能である。本発明によれば、測定又は検査装置（１）を、機能ユニット（２₁、２₂、２₃、２₄）で構成してもよく、これらの機能特性（ＦＥ₁、ＦＥ₂、ＦＥ₃、ＦＥ₄）は、精度、及び／又は、品質、及び／又は、機能の範囲の点で異なる。 （もっと読む）

自動試験機器（ＡＴＥ）における試験の実施において、ＲＦ（無線周波数）電力を正確に生成する及び測定することは、難題である。例示的な一実施例においては、増幅器（１４０）の入力及び出力特性を測定するのに使用される試験装置（１００）において、試験プログラムパラメータを決定する方法が提供される。前記方法（２００）は、前記試験装置の電源から増幅器（２２０）の入力までの入力損失を計算するステップと、入力損失補正係数を規定するステップとを有する。前記増幅器（２２０）の出力から前記試験装置の電力計までの出力損失が計算され、出力損失補正係数が規定される。前記入力損失補正係数（２３０）を使用して、実際の入力電力レベルが決定され、前記出力損失補正係数（２３０）を使用して、実際の出力レベルが決定される。
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本発明の試験装置は、ＤＵＴに試験信号の供給タイミング又はＤＵＴに対する試験信号の電圧レベルを補正する補正部、補正部による補正に用いられる補正値を保持する補正値保持部、及びテストモジュールの識別情報であるテストモジュール識別情報を格納する識別情報格納部を有するテストモジュールと、テストモジュール識別情報に対応づけて、補正値保持部が保持すべき補正値を格納する補正値データベースと、識別情報格納部が格納するテストモジュール識別情報に対応づけて補正値データベースが格納する補正値を抽出して、補正値保持部に保持させる制御手段とを備える。 （もっと読む）

回路欠陥解析及びプロセス問題識別を実行するための方法は、テスト信号を回路に印加するステップと、テスト信号に応答して生成された応答信号を得るステップと、応答信号を参照情報と比較するステップと、比較するステップの結果に基づいて回路内の欠陥を分類するステップと、欠陥分類に基づいて、欠陥を引き起こした製造プロセスにおける問題を識別するステップとを有している。参照情報は、製造プロセス中に発生する可能性がある予め定義されたタイプの欠陥に対応する１つ又は複数の信号プロフィルを含むことができる。欠陥の分類は、応答信号が、信号プロフィルのうちの１つ又は複数内に入るかどうか判定することによって実行されることが好ましい。応答信号が２つ以上の信号プロフィル内に入る場合には、各プロフィルについて確率を決定することができる。次いで、欠陥は、その信号プロフィルがより高い確率を有する欠陥タイプに対応するものとして分類することができる。処理システムは、同様の方法を使用して、欠陥の分類及びプロセス問題識別を実行する。 （もっと読む）

【課題】ＤＵＴ内のＩＣ部品のテストのコスト効果及び時間効率を向上させる。
【解決手段】複数の状態データを各テスタメモリ位置(42及び44)に多重化することによって、スキャン動作の実効周波数を高くし、同時にメモリ容量を大きくすることができる。システム(10)は、テスト対象装置(DUT)(18)への入力刺激としての状態データのスキャンインシーケンス(14)と予測された状態データのスキャンアウトシーケンス(16)を提供するためのソースを含む。ベクトルプロセッサ(30)が、スキャンインシーケンス(14)と予測されたスキャンアウトシーケンス(16)を受け取り、多重化された状態データの交換を可能にする。多重化係数がｍの場合には、装置サイクルレートをテスタサイクルレートのｍ倍にすることができる。多重化係数は、個々のテスタメモリ位置(42及び44)の記憶容量と、実効ベクトル交換レートをテスタサイクルレートのｍ倍にすることができるということに基づいて選択される。 （もっと読む）