スキャン多重化
【課題】ＤＵＴ内のＩＣ部品のテストのコスト効果及び時間効率を向上させる。
【解決手段】複数の状態データを各テスタメモリ位置(42及び44)に多重化することによって、スキャン動作の実効周波数を高くし、同時にメモリ容量を大きくすることができる。システム(10)は、テスト対象装置(DUT)(18)への入力刺激としての状態データのスキャンインシーケンス(14)と予測された状態データのスキャンアウトシーケンス(16)を提供するためのソースを含む。ベクトルプロセッサ(30)が、スキャンインシーケンス(14)と予測されたスキャンアウトシーケンス(16)を受け取り、多重化された状態データの交換を可能にする。多重化係数がｍの場合には、装置サイクルレートをテスタサイクルレートのｍ倍にすることができる。多重化係数は、個々のテスタメモリ位置(42及び44)の記憶容量と、実効ベクトル交換レートをテスタサイクルレートのｍ倍にすることができるということに基づいて選択される。
【解決手段】複数の状態データを各テスタメモリ位置(42及び44)に多重化することによって、スキャン動作の実効周波数を高くし、同時にメモリ容量を大きくすることができる。システム(10)は、テスト対象装置(DUT)(18)への入力刺激としての状態データのスキャンインシーケンス(14)と予測された状態データのスキャンアウトシーケンス(16)を提供するためのソースを含む。ベクトルプロセッサ(30)が、スキャンインシーケンス(14)と予測されたスキャンアウトシーケンス(16)を受け取り、多重化された状態データの交換を可能にする。多重化係数がｍの場合には、装置サイクルレートをテスタサイクルレートのｍ倍にすることができる。多重化係数は、個々のテスタメモリ位置(42及び44)の記憶容量と、実効ベクトル交換レートをテスタサイクルレートのｍ倍にすることができるということに基づいて選択される。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路（ＩＣ）部品のテストに関し、より詳しくは、ＩＣテストにおけるデータを記憶する方法及びシステムに関する。
【０００２】
【従来の技術】回路チップ内の集積回路（ＩＣ）部品が複雑になり、密度が高くなるにつれて、そのような回路のテストには対処すべき課題も多くなる。ある見積りによれば、テストのコストは、製造の全コストの２０％にまで達する場合がある。スケールメリットを達成するために、テストのコストを最小化することが重要である。
【０００３】大容量生産においてコストを最小にするためには、所望のレベルの品質を達成するために、時間及び金額の両方が必要なので、回路のテスタビリティ（試験性）を予め考慮しておくことが必要である。長年にわたってテストのための種々の技術が存在している。テスト業界において広く受け入れられた技術は、スキャンベースのテストである。ＩＣ部品内の欠陥の検出において、アクセス性及び可観測性を最大にするために、種々の形態のスキャンベースのテストが使用される。アクセス性は、ＩＣ部品の所望のノードにおける特定の状態データを確立する能力であり、可観測性は、ＩＣ部品内の任意のノードにおける特定の状態データを判定する能力である。
【０００４】本明細書では、“状態”と“状態データ”という用語は、交換可能に用いられており、それらは、データ処理のために使用される符号化された情報の記号又は表示としてそれぞれ定義され、波形によって表わすことができる。
【０００５】スキャンベースのテストにおいて、スキャンイン状態（すなわち論理０又は論理１の入力刺激）の入力テストシーケンスは、テスト対象である装置（ＤＵＴ。または、テスト対象デバイス）のスキャンチェーン（走査チェーン）に直列にシフトインされる。連続するテスタサイクルの間、複数のテストをＤＵＴに対して実行して、スキャンチェーンにスキャンアウト状態（すなわち論理０又は論理１の出力応答）の出力テストシーケンスを生成させる。続いて出力テストシーケンスが、スキャンチェーンからシフトアウトされ、ＤＵＴ内に存在する場合がある欠陥を判定するために、予測された状態（予測された応答は、論理０、論理１、または、高インピーダンスである）の既知のシーケンスと比較される。ＩＣ部品の大きな配列を有する典型的なＤＵＴに対して、ＩＣ部品の埋め込まれた組合せロジック（組み合わせ論理論理回路）をテストするためには、非常に長いスキャンデータシーケンスが必要である。
【０００６】従来のスキャンベースのテストは、高度のアクセス性及び可観測性を提供するが、非常に長いスキャンデータシーケンスを使用することには、スキャン状態データの量がＩＣテスタ内で使用できるテスタメモリ位置の数を簡単に越える場合があるという問題がある。テスタメモリ位置の利用度（可用性）に制限があるという問題を解決するための手段は、１つの非常に長いスキャンチェーンではなく、テストの間に複数のスキャンチェーンを使用することである。このアプローチの１つの欠点は、テストのための位置に複数のスキャンチェーン状態データを直列にシフトするために、及び、比較のためにＤＵＴからスキャンチェーン状態データを直列にシフトアウトするために、追加のハードウエア（例えばスキャンインピン及びスキャンアウトピン）が必要であることである。このような変形は、製造コストを増加する。非常に長いスキャンチェーンを使用することには、さらに、スキャンインデータの各状態が入力されて、スキャンアウトデータの各状態が、装置の動作速度（すなわち、装置サイクル速度、または、装置サイクルレート）とテスタの動作速度（すなわち、テスタサイクル速度、または、テスタサイクルレート）の遅い方の動作速度で比較される場合には、ＤＵＴ内のすべてのＩＣ部品をテストするために必要な時間が多くかかる可能性があるという問題がある。現在のところ、回路チップの装置サイクル速度の連続的な上昇度は、テスタのアップグレートやテスタの置き換えによって実現可能なテスタサイクル速度の上昇度より大きい。したがって、テスタサイクル速度によって、テスト動作の速度が規定される。
【０００７】
【発明が解決しようとする課題】ＤＵＴ内のＩＣ部品を評価するためのコスト効果及び時間効率の高いテスト方法が必要とされている。
【０００８】
【課題を解決するための手段】本発明は、スキャンイン状態データ及びスキャンアウト状態データの符号化されたシーケンスを利用する集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法及びシステムである。状態データは、個別にアクセス可能なメモリ位置に多重化されており、この多重化は、個々のメモリ位置の記憶容量と、テスタサイクル速度の複数倍（ｍ倍）である実効スキャンデータ交換速度（または、有効スキャンデータ交換速度）を可能にすることに基づいている。スキャンデータを多重化することによって、スキャン動作は、テスタサイクルの速度に制限されない。それどころか、スキャン動作を、テストを受けるＩＣ装置の装置サイクル速度で進行させることができる。
【０００９】“多重化”という用語は、本明細書では、単一のメモリ位置に複数の状態データをグループ化することと定義される。多重化は、テスタサイクル毎に１度生じる。すべてのテスタサイクルに対して、それぞれのメモリ位置に、少なくとも２つの状態がグループ化される。スキャンイン状態は、入力刺激を表わしている。スキャンアウト状態は、テストを受けるＩＣの出力の予測された応答である。特定のテスタサイクルにおける特定のメモリ位置にスキャン状態データを多重化することによって、複数倍（ｍ倍）の装置サイクル（またはデバイスサイクル）をテスタサイクル内にグループ化することができる。
【００１０】本発明の１つの態様では、スキャンイン状態データのシーケンスは、装置サイクル中に双安定記憶素子の配列内に直列にシフトされて、テストのための構造内における記憶素子をセットする。双安定記憶素子は、フリップフロップとすることができる。結果として生じるスキャンチェーンデータは、連続するテスタサイクルにおいて、回路をテストするためのゲートなどのＩＣ部品に伝送される。次に、スキャンチェーンの各素子は、テスタに直列にシフトアウトすることができるＩＣ部品の応答を受信する。
【００１１】多重化係数がｍの場合、多重化される波形を規定する、共にグループ化されるｍ個の状態が存在する。したがって、それぞれの多重化された波形は、スキャン状態を表すために必要なそれぞれのタイミングエッジに対してｍ個のタイミングエッジを含む。例えば、最初のスキャンイン状態データが、周期ｐに関して時間ｔにエッジを有する場合、多重化されたスキャンイン波形は、以下で示されるところにエッジを有する。
【００１２】（ｔ＋ｉｐ）／ｍ 但し、ｉは、０〜ｍ−１である。
【００１３】多重化係数ｍは、テスタサイクル速度で生じるそれぞれのテスタサイクルに対して、ｍの数のスキャン状態が個々のメモリ位置とＤＵＴとで交換され、一方、ＤＵＴがそれぞれの装置サイクルに対して１つの状態を処理するように選択されている。本発明の１態様では、装置サイクル速度は、テスタサイクル速度の整数倍であり、整数倍は、ｍ倍に等しい。
【００１４】多重化係数がテスタにより許容される波形状態パラメータの数を越えていないときには、テスタ波形を、状態パラメータを使用して書込むことができる。多重化係数が許容される波形状態パラメータの数より大きいときには、テスタ波形を、固定されたエッジを使用して書込むことができる。書込まれた状態パラメータを使用することは、テスタにおけるスキャンデータの読取りを容易にするので望ましい。
【００１５】スキャン多重化によるソリューションは、複数のスキャン状態を単一のテスタメモリ位置にグループ化することを可能にし、それによりテスタメモリの容量が効率的に倍増される。このソリューションは、実効スキャンテスト周波数（または、有効スキャンテスト周波数）も増加させるので、総テスト時間が減少する。
【００１６】
【発明の実施の形態】図１は、自動テスト信号発生器（ＡＴＧ）の用途においてメモリ内の情報を多重化するためのシステム１０を示している。このシステムは、ＩＣチップ内に埋め込まれた集積回路（ＩＣ）部品のスキャンベースのテストに使用するのに特に適している。システムは、自動テストパターン発生器（ＡＴＰＧ）１２を備え、この自動テストパターン発生器は、テスト対象である装置（ＤＵＴ）１８のために特別に書込まれるスキャンイン状態データのシーケンス１４と予測されたスキャンアウト状態データのシーケンス１６を提供する。図示したように、スキャンイン状態データのシーケンス１４は、例えば、“０１１００”というスキャンイン状態の部分シーケンスによって表わされている。同様に、予測されたスキャンアウト状態データのシーケンス１６は、例えば、“１１００１”というスキャンアウト状態の部分シーケンスによって表わされている。ＡＴＰＧは、ベクトル（またはベクタ）処理システム（ＶＰＳ）２０に結合されている。後に詳述する本発明の１態様では、ＶＰＳは、スキャンイン状態データのシーケンスを多重化されたスキャンイン状態データ２２のシーケンスに多重化し、テスタ波形関数指標２４を生成する。それぞれの指標（インジケータ）２４は、多重化されたスキャンイン状態データのシーケンスの一部に対応する。さらに、予測されたスキャンアウト状態データのシーケンスは、予測された、多重化された状態データ（以下、予測多重化状態データとも記す）２６のシーケンスに多重化される。テスタ波形関数指標２８は、予測された、多重化されたスキャンアウト状態データ（以下、予測多重化スキャンアウト状態データとも記す）のシーケンスのそれぞれ対応する部分に対して発生される。多重化は、ＶＰＳのベクトルプロセッサ（またはベクタプロセッサ）３０によって行なわれる。データベース３２は、ＶＰＳ内に含まれており、かつ、多重化された状態データのシーケンス及びテスタ波形関数指標を記憶するためにベクトルプロセッサ３０に結合されている。多重化された状態データ及び指標は、ＤＵＴをテストするためにＩＣテスタ３４に供給される。
【００１７】シーケンス２２及び２６の下線は、多重化された状態データの第１の組合せと次の組合せとを識別するためのものである。第１の組合せは、３つの状態を含むものとして示されており、次の組合せは、２つの状態を含むものとして示されているが、それぞれの連続する組合せは、同じ数の状態を含んでいる。
【００１８】図１の構成に関連して、図２は、ベクトルプロセッサ３０による処理フローのステップを示しており、多重化されたスキャンイン状態データ２２及び予測多重化状態データ２６のそれぞれのシーケンスに、スキャンイン状態データ及び予測されたスキャンアウト状態データのシーケンス（それぞれ、１４、１６）を多重化するための処理を示している。ステップ４０において、テスタ３４のそれぞれのテスタメモリ位置４２又は４４内におけるメモリ空間の利用可能性（アベイラビリティ。または可用性）が判定される。それぞれのテスタメモリ位置は、その他のすべてのテスタメモリ位置と同じ量のメモリ空間を含むものと仮定し、２以上の状態を記憶するために、それぞれのテスタメモリ位置に十分なメモリ空間があるものとする。
【００１９】ステップ４６において、スキャンイン状態データ及び予測されたスキャンアウト状態データのシーケンス（それぞれ、１４と１６）が、ＡＴＰＧ１２によって提供されて、ベクトルプロセッサ３０によって受取られる。それぞれのスキャンイン状態を、論理０又は論理１の入力刺激とすることができ、それぞれの予測されたスキャンアウト状態を、論理０、論理１のいずれか又は高インピーダンス（ハイインピーダンス）とすることができる。それぞれの状態は、それぞれの装置サイクルにわたってＡＴＰＧによって生成される。しかしながら、これから説明する態様でベクトルプロセッサにより状態データを多重化することにより、各テスタサイクルについて複数の状態を利用可能にすることができる。
【００２０】動作時、テスタ３４は、ＤＵＴ１８の装置周波数より低いテスタ周波数で動作するので、テスタ周波数によって、テスト動作の速度が規定される。図３のタイミング図４８において、テスタクロック５０は、１００ｎｓのテスタサイクル５２で動作する。１００ｎｓという時間周期は、説明のためにのみ選択されたものであり、これには限定されない。
【００２１】多重化の利益がない場合には、テストを受ける装置により受信される多重化されない各スキャンイン状態及び装置の出力である多重化されない各スキャンアウト状態が、テスタサイクルの時間周期によって指定される多重化されない各装置サイクルでクロック制御（ここでは、クロックに同期して駆動）される。すなわち、図３を参照すると、装置サイクルがテスタサイクルの時間周期によって指定される場合、装置クロック５６の多重化されない装置サイクル５４の時間周期は、テスタクロック５０のテスタサイクル５２の時間周期と同等である。さらに、１例として示す“０１１００”というスキャンイン状態データの部分を有するシーケンス１４（図１）のそれぞれの状態は、多重化されない装置サイクルごとにクロック制御される。シーケンスは、この例では５つの状態しか含んでいないが、実際には、テストのために、それよりはるかに長いスキャンシーケンスが一般的に必要である。図３には示されていないが、図１のシーケンス１６の各状態も、多重化されない装置サイクルごとにクロック制御される。
【００２２】図２において、図１及び図３を参照すると、ステップ５８では、複数のスキャンイン状態データ１４及び複数のスキャンアウト状態データ１６をそれぞれのテスタサイクル５２において利用できるようにするために、図１のベクトルプロセッサ３０による多重化を行う。第１の実施態様例では、テスタサイクルごとに、それぞれのテスタメモリ位置に３つの多重化されていない装置サイクルを圧縮するために、十分なメモリ空間が存在する。図３に示すように、１例として示す３という多重化係数により、多重化されていない装置クロック５６の３つの多重化されていない装置サイクル５４（破線ブロック６２内に示す）が１つのテスタサイクル内５２に圧縮され（矢印６０によって示す）、その結果、１つのテスタサイクル内に、３つの多重化された装置サイクル６４（破線ブロック６６内に示す）が生じる。多重化によって、３つの多重化された装置サイクル６４が、１つのテスタサイクル５２内に記憶される。
【００２３】複数の多重化されていない装置サイクル５４をそれぞれのテスタサイクル５２内に圧縮することによって、多重化されていない装置サイクルに対応するそれぞれの多重化されていない状態データが、同様に圧縮される。図３に示すように、例えば、３つの多重化されていない装置サイクル５４（破線ブロック６８内に示す）内のシーケンス１４（図１）の“０１１”という３つのスキャンイン状態データは、１つのテスタサイクル５２内に圧縮され（矢印７０によって示す）、その結果、図１の多重化されたスキャンイン状態データ２２の部分シーケンス（破線ブロック７２内に示す）が生じる。多重化によって、それぞれの多重化されていない装置サイクルにおける状態データの３つのビットが、１つのテスタサイクル内に記憶される。
【００２４】第２の実施態様例では、２つの多重化されていない装置サイクルを圧縮するために十分なメモリ空間が存在し、その結果、１つのテスタサイクル内に２ビットの状態データの記憶が行なわれる。それぞれのテスタメモリ位置におけるメモリ空間の利用可能性（可用性）に依存して、いくつかの用途では、４つ以上の装置サイクル、したがって、４つ以上の対応するビットからなる状態データを、テスタサイクルごとにそれぞれのメモリ位置に記憶することができる。
【００２５】ｍという多重化係数に対して、テスタサイクルあたりｍの連続する多重化された装置サイクルが存在する。同様に、多重化されていないスキャンインシーケンスのすべてのタイミングエッジに対して、テスタサイクル毎に、多重化されたスキャンインシーケンスについてｍのエッジの可能性が存在する。多重化されていないスキャンイン状態が、周期ｐに関して時間ｔにおいてエッジを有する場合、状態の多重化されたスキャンインシーケンスは、以下で示される箇所にエッジを有する。
【００２６】（ｔ＋ｉｐ）／ｍ 但し、ｉは、０〜ｍ−１である。
【００２７】図３において、時間ｔ及び周期ｐは、多重化されていない装置クロック５６の１つの多重化されていない装置サイクル５４に関して示されている。周期ｐは、１つの多重化されない装置サイクルに対応する。上式を適用すると、多重化されていないスキャンインシーケンス１４の第２の多重化されていない装置サイクルにおけるほぼ１７ｎｓにおける立上がりエッジ７４は、多重化されたスキャンインシーケンス２２の第１のテスタサイクルにおけるほぼ３９ｎｓにおける立上がりエッジ７６に対応する。図示した例では、３つの多重化された装置サイクル６４は、すべてのテスタサイクル５２にわたって駆動される。
【００２８】図３は、すべてのテスタサイクルにわたって多重化されたスキャンインシーケンス２２に多重化されていないスキャンインシーケンス１４を多重化する様子を例示しているが、同じ方法論が、多重化されたシーケンス２６への図１の多重化されていないシーケンス１６を含む、状態データの別のタイプの多重化されていないシーケンスを多重化するためにも適用される。
【００２９】多重化に続いて、状態データの複数ビットが、同じテスタサイクル内に記憶される。状態データのスキャンシーケンスは、テスタメモリ内に記憶することが可能な状態の数によって規定される場合、シーケンスの長さは、多重化係数ｍの分だけ増加される。例えば、８百万のテスタメモリ位置を含み、それ故に８百万のテスタサイクルを有するＩＣテスタの場合、多重化を行なわないと（すなわちｍ＝１）、８百万ビットの状態データを有するシーケンスのための記憶容量が存在する。しかしながら、多重化係数ｍ（ここでは、ｍ＝３）によって多重化するように構成された同じＩＣテスタの場合、２千４百万ビットの状態データを含むことが可能なシーケンスに対する記憶容量が存在することになる。
【００３０】代替的には、必要なテスタメモリ位置の数を、ｍの多重化係数の分だけ減少させることができる。例えば、３百万のデータの状態を含み、かつ、３の多重化係数を有する累積スキャンシーケンスに対して、必要なメモリ位置の数は、３百万から百万に減少する。
【００３１】同様に重要なことであるが、実効的なスキャンテスト周波数は、多重化係数ｍに対応する割合だけ増加する。すなわち、テストの速度が上昇するので、テストのために必要な時間の合計量が減少する。多重化しない場合には、状態データのそれぞれのビットは、個別のテスタメモリ位置に記憶され、記憶は、すべてのテスタサイクルにおいて生じ、テスタサイクルは、多重化されていない装置サイクルと同じ速度でクロック制御される。すべてのテスタサイクルにおいてテスタメモリ位置に複数の状態が記憶される多重化により、それぞれの多重化されていない装置サイクルを、多重化係数ｍに対応する分だけ減少させることができる。したがってｍの数の装置サイクルが、すべてのテスタサイクルに対して記憶される。例えば、同じ３の多重化係数を使用する場合は、装置サイクルは、３に対応する分だけ（ここでは、１／３に）減少する。テスタサイクルが１００ｎｓのままである場合、それぞれの多重化されていない装置サイクルは、１００ｎｓからほぼ３３ｎｓに減少する。したがって、３３ｎｓの新しい多重化された装置サイクルに従う実効的なスキャンテスト周波数は３００％増加し、テスト時間は、スキャンシーケンスにおける一定数の状態データに対する以前の時間の１／３に減少することになる。
【００３２】図１を再び参照する。多重化されたスキャンインシーケンス２２及び予測された、多重化されたスキャンアウトシーケンス２６の生成に続いて、テスタ波形関数指標２４及び２８が生成される。それぞれの指標は、すべてのテスタサイクルにおいて多重化された状態データの特定の組合せに関連する。１例として、“波形関数指標４”を、１つのテスタサイクル内におけるスキャンイン状態データ２２の部分的な多重化されたシーケンス内の“０１１”という多重化された状態データの組合せに関連付けることができる。多重化されたシーケンス２２及び２６、及び波形指標２４及び２８を、データベース３２内に記憶することができる。代替的には、多重化がテストデータの生成の直前に行なわれる場合には、スキャンイン状態データ及び予測されたスキャンアウト状態データの多重化されていないシーケンス（それぞれ、１４、１６）は、多重化の前にデータベースに記憶される。どのタイミングで多重化を行うかは重要ではない。
【００３３】図２のフローチャートにおいて図１に示す構成を参照すると、多重化ステップ５８に続いて、ステップ７８は、テスト用の波形関数を提供するために、多重化された状態データ及び対応する波形指標の連続する組合せをテスタ３４に入力する。多重化されたスキャンイン状態データ２２及び予測多重化スキャンアウト状態データ２６の連続する組合せは、それぞれの波形記憶部（または波形メモリ。以下同様）８０及び８２に伝送される。さらに、テスタ波形指標２４及び２８は、それぞれのテスタメモリ位置４２及び４４に伝送される。それぞれのテスタ波形関数指標は、予測された波形関数を得て、ＤＵＴ内に存在する可能性のある欠陥を検出するために、全てのテスタサイクルにわたって多重化された状態データの対応する組合せへの参照を提供する。
【００３４】図４Ａは、波形記憶部８０の図である。それぞれのテスタサイクルにおける多重化された状態データの組合せに対応する符号化された情報（例えば、図３の“０１１”を含む多重化されたスキャンインシーケンス２２の一部）は、波形関数によって表すことができるので、列８４におけるそれぞれの波形関数指標は、列８８に表示されているそれぞれの波形関数を発生するために、列８６における多重化された状態データの組合せのリストに整合されている。各状態が論理０又は論理１のいずれかである多重化係数ｍが３の場合（すなわち、テスタサイクルあたり３つの多重化された状態がある）には、波形関数の２ｍすなわち８の組合せが存在する。図示した実施態様では、“波形関数指標４”は、波形関数９０を発生するために多重化された状態データ“０１１”の組合せによって参照される。図１を参照すると、波形関数９０は、ＤＵＴ１８への入力として示されている。各状態が論理０又は論理１のいずれかである多重化係数ｍが２の場合（すなわちテスタサイクルあたり２つの多重化された状態がある）には、波形関数の２ｍすなわち４つの組合せが存在する。図４Ｂは、テスタサイクルあたり２つの多重化された状態を有する波形関数に対する波形記憶部８０の図である。
【００３５】前述したテスト用の波形関数を発生するための方法論は、予測多重化状態データのシーケンス２６及び波形関数指標２８から、図１に例示した波形関数９２を発生するために、等しく適用される。波形関数９２は、波形記憶部８２からの出力として提供され、かつ比較器９４によって受信される。代替実施態様では、波形記憶部８２は、波形記憶部８０と同じ記憶部とすることができる。但し、これは、重要なことではない。
【００３６】図２のステップ９６において、ＤＵＴ１８のテストは、テスタがテスタサイクルに対応する速度で動作している場合でさえ、それぞれの多重化された装置サイクルにおいて行なわれる。多重化されたスキャンイン状態データの１つのビットに対応する波形関数（例えば図４の波形関数９０）の多重化された組合せのそれぞれの部分を、以後、“多重化された波形部分”と称する。すべてのテスタサイクルにおける多重化された波形部分の数は、多重化係数ｍに依存する。１例をあげれば、すべてのテスタサイクルについて、３という多重化係数に対する３つの多重化された波形部分が存在する。したがって、すべての多重化された装置サイクルについて、１つの多重化された波形部分が存在する。さらに、それぞれの多重化された波形部分は、状態データの１つのビットに対応する。それぞれの多重化された波形部分は、連続する多重化された装置サイクルにおいて、テストのためにＤＵＴ内にシフトされる。
【００３７】図５は、図１のＤＵＴ１８を示している。スキャンイネーブルピン９８は、マルチプレクサ１００をスキャンベースのテストモードで順序付けて動作させるための入力端子として利用される。スキャンインピン１０２は、連続する多重化された装置サイクル６４（図３R>３）におけるそれぞれの多重化された波形部分を、Ｄタイプフリップフロップ１０４のような複数の双安定記憶素子内にシフトするための入力として設けられている。装置クロックピン１０６は、入力スキャンチェーン１０８（内側の破線のブロックとして示す）をロードするために、各多重化されたスキャンインデータをフリップフロップにトグル入力するための入力として設けられている。入力スキャンチェーンのロードに続いて、ＤＵＴ１８内に埋め込まれた組合せ論理（組み合わせ論理回路）１１０（ＩＣ部品）のテストが実行される。図示していないが、組合せ論理は、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート及びＮＯＲゲートのような複数のタイプの論理素子を含むことができる。入力スキャンチェーンが多重化されたスキャンインデータでプログラムされると、データは、入力ノード１１２において組合せ論理内に同時に転送される。組合せ論理は、出力ノード１１４から出力スキャンデータを発生する。それぞれの出力スキャン状態は、対応するマルチプレクサ１００を介してそれぞれのフリップフロップ１０４へ入力されて、出力スキャンチェーン１１６（外側の破線のブロックとして示す）を形成する。出力スキャンチェーンのそれぞれのスキャン状態は、スキャンアウトピン１１８を介してＤＵＴ１８から外にシフトされて、多重化された波形関数１２０のスキャンアウトシーケンスを形成する。図３に示すように、多重化された波形シーケンス１２０は、例として示す“１１０”という状態データを含んでいる。特定の状態に対応するそれぞれの波形部分は、関連する多重化された装置サイクル６４においてクロックに同期して出力される。多重化された波形関数１２０の部分的なスキャンアウトシーケンスも、ＤＵＴ１８からのテストされた出力として、図１に示されている。
【００３８】この実施態様例では、入力スキャンチェーン１０８及び出力スキャンチェーン１１６のそれぞれが３つのフリップフロップを有するものとして説明したが、実際には、入力スキャンチェーン及び出力スキャンチェーンは、それぞれ、テストするＩＣ部品の数及びＩＣの複雑さのような種々の要因に依存して、はるかに多くの数の（例えば数千の）フリップフロップを含む場合がある。
【００３９】図２のステップ１２２において、図１の構成を参照すると、多重化されたスキャンアウト波形関数１２０のシーケンスと予測された波形関数９２のシーケンスが、比較器９４によって比較される。予測された波形関数は、ＤＵＴの機能性を判定するための既知のデータを含んでいる。シーケンス１２０のそれぞれの多重化された波形部分は、予測された波形関数のシーケンス９２のそれぞれの部分と比較される。欠陥が検出されたかどうかに依存して、“合格”又は“不合格”が、比較するステップの出力として生成される。
【００４０】ステップ１２４において、ＤＵＴ１８のテストに関連するデータが、図１のディスプレイモジュール１２６に表示される。図６は、コンピュータのモニタとすることができるディスプレイモジュールの拡大した図である。比較器９４により生成される“合格”は、ＤＵＴ１８がテスタにより課された構造に関するテストに合格したことを示すために、第１のウィンドウ１２８内に表示される。多重化係数ｍがＩＣテスタ３４に起因する波形状態パラメータの数より大きい実施態様では、波形関数指標に関連する名称（例えば、図４の波形関数９０に割当てられた“波形関数指標４”）が表示される。例えば、最大の波形状態パラメータの数が２であるテスタの場合は、波形スキャン状態ではなく、波形関数指標の名称が記録される。“波形関数指標４”という名称は、波形関数９０に対して、ディスプレイモジュールの第２のウィンドウ１３０に示される。波形関数指標は、１つのテスタサイクルに対応しており、波形記憶部８０（図１）によって提供される。さらに、波形関数９２に対応する予測された波形関数指標の名称（例えば“波形関数指標７”）が、第３のウィンドウ１３２に表示される。
【００４１】一方、多重化係数ｍが、ＩＣテスタ３４によって可能にされる波形状態パラメータの数より大きくない実施態様では、波形関数は、論理１及び論理０のシーケンスのようなスキャン状態の形で表示される。スキャン状態の形における多重化されたデータを提供することは、ディスプレイをより簡単に読取ることができるので好ましい。例えば、最大の波形状態パラメータの数が２であるテスタの場合、多重化された状態データ及び予測多重化状態データは、それぞれのウィンドウ１３０及び１３２において、それぞれのテスタサイクルに対して“００”、“０１”、“１０”及び“１１”のうちの１つとしてスキャン状態の形で示される。図７では、ディスプレイモジュール１２６において、例えば、“０１”という多重化された状態データがウィンドウ１３０に、“００”という予測多重化状態データがウィンドウ１３２に示されている。
【００４２】以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．状態データのシーケンス（１４及び１６）を使用して集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法であって、前記状態データをテスト対象である装置（ＤＵＴ）（１８）と交換するために使用されるスキャンテスタ（３４）のテスタサイクル速度を識別するステップと、前記ＤＵＴの装置サイクル速度を識別するステップであって、前記装置サイクル速度が前記テスタサイクル速度よりも高いことからなる、ステップと、複数の前記状態データを複数の個別にアクセス可能なメモリ位置（４２及び４４）にグループ化するステップであって、複数の前記状態データが個々の前記メモリ位置内に存在するように、少なくともいくつかの前記状態データを前記メモリ位置に多重化するステップを含む、ステップを含み、前記多重化するステップが、（１）前記個々のメモリ位置（４２及び４４）の記憶容量と、（２）前記テスタサイクル速度の複数倍（ｍ倍）である実効的な状態データ交換速度を可能にする（ｍは、１より大きく、前記個々のメモリ位置（４２及び４４）における前記状態データの数を表わす）ことに基づくことからなる、方法。
２．前記グループ化が、前記スキャンテストの間に、入力刺激として前記ＤＵＴ（１８）内に入る入力状態データとして前記状態データを多重化するステップをさらに含み、それぞれの前記入力状態データが、個別のスキャンイン状態であり、かつ、前記ＤＵＴの装置サイクル（６４）の間に、前記ＤＵＴ内に入ることからなる、上項１に記載の方法。
３．前記グループ化が、予測された状態データとして前記状態データを多重化するステップをさらに含み、それぞれの前記予測された状態データが、それぞれの前記装置サイクル（６４）において前記スキャンアウト状態と比較される、個別の予測された状態である、上項１又は２に記載の方法。
４．前記テスタサイクル速度で生じるそれぞれのテスタサイクル（５２）にわたって、ｍの数の前記入力状態データが、前記個々のメモリ位置（４２及び４４）と前記ＤＵＴ（１８）との間で交換されるように、かつ前記ＤＵＴが、それぞれの装置サイクル（６４）に対して１つの前記スキャンイン状態を処理するようにするために、前記多重化するステップが、前記倍数（ｍ）を選択するステップを含むことからなる、上項１又は２に記載の方法。
５．前記装置サイクル速度が、前記テスタサイクル速度の整数倍であり、前記整数倍がｍ倍に等しく、それにより、前記グループ化するステップが、それぞれの前記テスタサイクル（５２）において前記個々のメモリ位置（４２及び４４）にｍの数の前記状態データを多重化するステップを含むことからなる、上項１、２、３又は４に記載の方法。
６．ｍが、前記スキャンテスタ（３４）によって生じうることが可能にされた論理レベルパラメータの数を越えていない場合には、前記グループ化するステップは、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベルパラメータとしてデータベース（３２）に記録するステップを含むことからなる、上項１に記載の方法。
７．ｍが、生じる可能性のある前記論理レベルパラメータの数を越えていない場合には、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベルパラメータとして表示するステップをさらに含む、上項１又は６に記載の方法。
８．ｍが、前記スキャンテスタ（３４）によって生じうることが可能にされた論理レベルパラメータの数を越える場合には、前記グループ化するステップが、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベル波形としてデータベース（３２）に記録するステップを含むことからなる、上項１に記載の方法。
９．ｍが、生じる可能性のある前記論理レベルパラメータの数を越える場合には、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、波形指標（２４及び２８）として表示するステップをさらに含む、上項１又は８に記載の方法。
１０．テストを受ける集積回路（ＩＣ）（１８）の装置サイクル速度より遅いテスタサイクル速度を有するスキャンテスタ（３４）用の状態データのシーケンス（１４及び１６）を記憶するシステム（１０）において、あるフォーマットのスキャンイン状態データの複数の前記シーケンス（１４及び１６）のソースであって、前記フォーマットにおいて、各前記スキャンイン状態データは、論理状態を表わすビットであることからなる、ソースと前記ソースからのスキャンイン状態データの前記複数のシーケンス（１４及び１６）を操作するために結合されたプロセッサ（３０）であって、前記ＩＣ（１８）と協働して、スキャンイン状態データの前記シーケンス（１４及び１６）が前記テスタサイクル速度で操作され、かつ前記シーケンス内における各前記スキャンイン状態データが前記装置サイクル速度で操作されるように、多重化された状態データの交換を行うことが可能なプロセッサと、前記テスタサイクル速度でスキャンイン状態データの前記シーケンスを受け取るように前記プロセッサに結合された記憶部であって、前記スキャンイン状態データが、前記それぞれの装置サイクル（６４）において前記ＩＣによって処理されるように、個別の前記シーケンスが、それぞれのテスタサイクル（５２）において前記ＩＣ（１８）に入力されることからなる、記憶部を備える、システム。
１１．前記記憶部が、複数の個別にアドレス指定可能なテスタメモリ位置（４２及び４４）内に構成され、それぞれの前記テスタメモリ位置が、状態データの前記シーケンス（１４及び１６）の１つを記憶するように構成される、上項１０に記載のシステム。
１２．各前記テスタメモリ位置（４２及び４４）が、少なくとも３つの多重化された状態データを含む、上項１１に記載のシステム。
１３．前記テスタサイクル（５２）が、複数（ｍ）の多重化された状態データを含み、前記装置サイクル速度が前記テスタサイクル速度のｍ倍である、上項１０に記載のシステム。
【００４３】本発明によれば、複数の状態データを各テスタメモリ位置(42及び44)に多重化することによって、スキャン動作の実効周波数を高くし、同時にメモリ容量を大きくすることができる。システム(10)は、テスト対象装置(DUT)(18)への入力刺激としての状態データのスキャンインシーケンス(14)と予測された状態データのスキャンアウトシーケンス(16)を提供するためのソースを含む。ベクトルプロセッサ(30)が、スキャンインシーケンス(14)と予測されたスキャンアウトシーケンス(16)を受け取り、多重化された状態データの交換を可能にする。この場合、複数の多重化された状態データベクトル(22及び26)はテスタサイクルレートで操作され、DUT(18)は、それより速い装置サイクルレートでビットを操作する。多重化係数がｍの場合には、装置サイクルレートをテスタサイクルレートのｍ倍にすることができる。多重化係数は、個々のテスタメモリ位置(42及び44)の記憶容量と、実効ベクトル交換レートをテスタサイクルレートのｍ倍にすることができるということに基づいて選択される。
【００４４】
【発明の効果】本発明によれば、ＤＵＴ内のＩＣ部品を評価するためのコスト効果及び時間効率の高いテスト手段を提供することができる。
【図面の簡単な説明】
【図１】本発明による、自動テスト発生（ＡＴＧ）用途におけるメモリ内の情報を圧縮するためのシステムのブロック図である。
【図２】図１のシステムによるＡＴＧ用途におけるメモリ内の情報を多重化するための処理流れ図である。
【図３】本発明による、多重化されていない装置サイクル及び多重化された装置サイクルにおけるデータに関するタイミング関係を示すタイミング図である。
【図４Ａ】図１の波形記憶部を示す。
【図４Ｂ】図１の波形記憶部の別の態様を示す。
【図５】図１のテスト対象装置（ＤＵＴ）の略図である。
【図６】波形名称としてスキャンアウト状態データを表示する図１のディスプレイモジュールの略図である。
【図７】状態パラメータの形でスキャンアウト状態データを表示する図１のディスプレイモジュールの略図である。
【符号の説明】
１０ 多重化システム
１２ 自動テストパターン発生器
１４、１６ 状態データのシーケンス
１８ テスト対象装置（テスト対象デバイス）
３０ プロセッサ
３２ データベース
３４ テスタ
４２、４４ メモリ位置
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路（ＩＣ）部品のテストに関し、より詳しくは、ＩＣテストにおけるデータを記憶する方法及びシステムに関する。
【０００２】
【従来の技術】回路チップ内の集積回路（ＩＣ）部品が複雑になり、密度が高くなるにつれて、そのような回路のテストには対処すべき課題も多くなる。ある見積りによれば、テストのコストは、製造の全コストの２０％にまで達する場合がある。スケールメリットを達成するために、テストのコストを最小化することが重要である。
【０００３】大容量生産においてコストを最小にするためには、所望のレベルの品質を達成するために、時間及び金額の両方が必要なので、回路のテスタビリティ（試験性）を予め考慮しておくことが必要である。長年にわたってテストのための種々の技術が存在している。テスト業界において広く受け入れられた技術は、スキャンベースのテストである。ＩＣ部品内の欠陥の検出において、アクセス性及び可観測性を最大にするために、種々の形態のスキャンベースのテストが使用される。アクセス性は、ＩＣ部品の所望のノードにおける特定の状態データを確立する能力であり、可観測性は、ＩＣ部品内の任意のノードにおける特定の状態データを判定する能力である。
【０００４】本明細書では、“状態”と“状態データ”という用語は、交換可能に用いられており、それらは、データ処理のために使用される符号化された情報の記号又は表示としてそれぞれ定義され、波形によって表わすことができる。
【０００５】スキャンベースのテストにおいて、スキャンイン状態（すなわち論理０又は論理１の入力刺激）の入力テストシーケンスは、テスト対象である装置（ＤＵＴ。または、テスト対象デバイス）のスキャンチェーン（走査チェーン）に直列にシフトインされる。連続するテスタサイクルの間、複数のテストをＤＵＴに対して実行して、スキャンチェーンにスキャンアウト状態（すなわち論理０又は論理１の出力応答）の出力テストシーケンスを生成させる。続いて出力テストシーケンスが、スキャンチェーンからシフトアウトされ、ＤＵＴ内に存在する場合がある欠陥を判定するために、予測された状態（予測された応答は、論理０、論理１、または、高インピーダンスである）の既知のシーケンスと比較される。ＩＣ部品の大きな配列を有する典型的なＤＵＴに対して、ＩＣ部品の埋め込まれた組合せロジック（組み合わせ論理論理回路）をテストするためには、非常に長いスキャンデータシーケンスが必要である。
【０００６】従来のスキャンベースのテストは、高度のアクセス性及び可観測性を提供するが、非常に長いスキャンデータシーケンスを使用することには、スキャン状態データの量がＩＣテスタ内で使用できるテスタメモリ位置の数を簡単に越える場合があるという問題がある。テスタメモリ位置の利用度（可用性）に制限があるという問題を解決するための手段は、１つの非常に長いスキャンチェーンではなく、テストの間に複数のスキャンチェーンを使用することである。このアプローチの１つの欠点は、テストのための位置に複数のスキャンチェーン状態データを直列にシフトするために、及び、比較のためにＤＵＴからスキャンチェーン状態データを直列にシフトアウトするために、追加のハードウエア（例えばスキャンインピン及びスキャンアウトピン）が必要であることである。このような変形は、製造コストを増加する。非常に長いスキャンチェーンを使用することには、さらに、スキャンインデータの各状態が入力されて、スキャンアウトデータの各状態が、装置の動作速度（すなわち、装置サイクル速度、または、装置サイクルレート）とテスタの動作速度（すなわち、テスタサイクル速度、または、テスタサイクルレート）の遅い方の動作速度で比較される場合には、ＤＵＴ内のすべてのＩＣ部品をテストするために必要な時間が多くかかる可能性があるという問題がある。現在のところ、回路チップの装置サイクル速度の連続的な上昇度は、テスタのアップグレートやテスタの置き換えによって実現可能なテスタサイクル速度の上昇度より大きい。したがって、テスタサイクル速度によって、テスト動作の速度が規定される。
【０００７】
【発明が解決しようとする課題】ＤＵＴ内のＩＣ部品を評価するためのコスト効果及び時間効率の高いテスト方法が必要とされている。
【０００８】
【課題を解決するための手段】本発明は、スキャンイン状態データ及びスキャンアウト状態データの符号化されたシーケンスを利用する集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法及びシステムである。状態データは、個別にアクセス可能なメモリ位置に多重化されており、この多重化は、個々のメモリ位置の記憶容量と、テスタサイクル速度の複数倍（ｍ倍）である実効スキャンデータ交換速度（または、有効スキャンデータ交換速度）を可能にすることに基づいている。スキャンデータを多重化することによって、スキャン動作は、テスタサイクルの速度に制限されない。それどころか、スキャン動作を、テストを受けるＩＣ装置の装置サイクル速度で進行させることができる。
【０００９】“多重化”という用語は、本明細書では、単一のメモリ位置に複数の状態データをグループ化することと定義される。多重化は、テスタサイクル毎に１度生じる。すべてのテスタサイクルに対して、それぞれのメモリ位置に、少なくとも２つの状態がグループ化される。スキャンイン状態は、入力刺激を表わしている。スキャンアウト状態は、テストを受けるＩＣの出力の予測された応答である。特定のテスタサイクルにおける特定のメモリ位置にスキャン状態データを多重化することによって、複数倍（ｍ倍）の装置サイクル（またはデバイスサイクル）をテスタサイクル内にグループ化することができる。
【００１０】本発明の１つの態様では、スキャンイン状態データのシーケンスは、装置サイクル中に双安定記憶素子の配列内に直列にシフトされて、テストのための構造内における記憶素子をセットする。双安定記憶素子は、フリップフロップとすることができる。結果として生じるスキャンチェーンデータは、連続するテスタサイクルにおいて、回路をテストするためのゲートなどのＩＣ部品に伝送される。次に、スキャンチェーンの各素子は、テスタに直列にシフトアウトすることができるＩＣ部品の応答を受信する。
【００１１】多重化係数がｍの場合、多重化される波形を規定する、共にグループ化されるｍ個の状態が存在する。したがって、それぞれの多重化された波形は、スキャン状態を表すために必要なそれぞれのタイミングエッジに対してｍ個のタイミングエッジを含む。例えば、最初のスキャンイン状態データが、周期ｐに関して時間ｔにエッジを有する場合、多重化されたスキャンイン波形は、以下で示されるところにエッジを有する。
【００１２】（ｔ＋ｉｐ）／ｍ 但し、ｉは、０〜ｍ−１である。
【００１３】多重化係数ｍは、テスタサイクル速度で生じるそれぞれのテスタサイクルに対して、ｍの数のスキャン状態が個々のメモリ位置とＤＵＴとで交換され、一方、ＤＵＴがそれぞれの装置サイクルに対して１つの状態を処理するように選択されている。本発明の１態様では、装置サイクル速度は、テスタサイクル速度の整数倍であり、整数倍は、ｍ倍に等しい。
【００１４】多重化係数がテスタにより許容される波形状態パラメータの数を越えていないときには、テスタ波形を、状態パラメータを使用して書込むことができる。多重化係数が許容される波形状態パラメータの数より大きいときには、テスタ波形を、固定されたエッジを使用して書込むことができる。書込まれた状態パラメータを使用することは、テスタにおけるスキャンデータの読取りを容易にするので望ましい。
【００１５】スキャン多重化によるソリューションは、複数のスキャン状態を単一のテスタメモリ位置にグループ化することを可能にし、それによりテスタメモリの容量が効率的に倍増される。このソリューションは、実効スキャンテスト周波数（または、有効スキャンテスト周波数）も増加させるので、総テスト時間が減少する。
【００１６】
【発明の実施の形態】図１は、自動テスト信号発生器（ＡＴＧ）の用途においてメモリ内の情報を多重化するためのシステム１０を示している。このシステムは、ＩＣチップ内に埋め込まれた集積回路（ＩＣ）部品のスキャンベースのテストに使用するのに特に適している。システムは、自動テストパターン発生器（ＡＴＰＧ）１２を備え、この自動テストパターン発生器は、テスト対象である装置（ＤＵＴ）１８のために特別に書込まれるスキャンイン状態データのシーケンス１４と予測されたスキャンアウト状態データのシーケンス１６を提供する。図示したように、スキャンイン状態データのシーケンス１４は、例えば、“０１１００”というスキャンイン状態の部分シーケンスによって表わされている。同様に、予測されたスキャンアウト状態データのシーケンス１６は、例えば、“１１００１”というスキャンアウト状態の部分シーケンスによって表わされている。ＡＴＰＧは、ベクトル（またはベクタ）処理システム（ＶＰＳ）２０に結合されている。後に詳述する本発明の１態様では、ＶＰＳは、スキャンイン状態データのシーケンスを多重化されたスキャンイン状態データ２２のシーケンスに多重化し、テスタ波形関数指標２４を生成する。それぞれの指標（インジケータ）２４は、多重化されたスキャンイン状態データのシーケンスの一部に対応する。さらに、予測されたスキャンアウト状態データのシーケンスは、予測された、多重化された状態データ（以下、予測多重化状態データとも記す）２６のシーケンスに多重化される。テスタ波形関数指標２８は、予測された、多重化されたスキャンアウト状態データ（以下、予測多重化スキャンアウト状態データとも記す）のシーケンスのそれぞれ対応する部分に対して発生される。多重化は、ＶＰＳのベクトルプロセッサ（またはベクタプロセッサ）３０によって行なわれる。データベース３２は、ＶＰＳ内に含まれており、かつ、多重化された状態データのシーケンス及びテスタ波形関数指標を記憶するためにベクトルプロセッサ３０に結合されている。多重化された状態データ及び指標は、ＤＵＴをテストするためにＩＣテスタ３４に供給される。
【００１７】シーケンス２２及び２６の下線は、多重化された状態データの第１の組合せと次の組合せとを識別するためのものである。第１の組合せは、３つの状態を含むものとして示されており、次の組合せは、２つの状態を含むものとして示されているが、それぞれの連続する組合せは、同じ数の状態を含んでいる。
【００１８】図１の構成に関連して、図２は、ベクトルプロセッサ３０による処理フローのステップを示しており、多重化されたスキャンイン状態データ２２及び予測多重化状態データ２６のそれぞれのシーケンスに、スキャンイン状態データ及び予測されたスキャンアウト状態データのシーケンス（それぞれ、１４、１６）を多重化するための処理を示している。ステップ４０において、テスタ３４のそれぞれのテスタメモリ位置４２又は４４内におけるメモリ空間の利用可能性（アベイラビリティ。または可用性）が判定される。それぞれのテスタメモリ位置は、その他のすべてのテスタメモリ位置と同じ量のメモリ空間を含むものと仮定し、２以上の状態を記憶するために、それぞれのテスタメモリ位置に十分なメモリ空間があるものとする。
【００１９】ステップ４６において、スキャンイン状態データ及び予測されたスキャンアウト状態データのシーケンス（それぞれ、１４と１６）が、ＡＴＰＧ１２によって提供されて、ベクトルプロセッサ３０によって受取られる。それぞれのスキャンイン状態を、論理０又は論理１の入力刺激とすることができ、それぞれの予測されたスキャンアウト状態を、論理０、論理１のいずれか又は高インピーダンス（ハイインピーダンス）とすることができる。それぞれの状態は、それぞれの装置サイクルにわたってＡＴＰＧによって生成される。しかしながら、これから説明する態様でベクトルプロセッサにより状態データを多重化することにより、各テスタサイクルについて複数の状態を利用可能にすることができる。
【００２０】動作時、テスタ３４は、ＤＵＴ１８の装置周波数より低いテスタ周波数で動作するので、テスタ周波数によって、テスト動作の速度が規定される。図３のタイミング図４８において、テスタクロック５０は、１００ｎｓのテスタサイクル５２で動作する。１００ｎｓという時間周期は、説明のためにのみ選択されたものであり、これには限定されない。
【００２１】多重化の利益がない場合には、テストを受ける装置により受信される多重化されない各スキャンイン状態及び装置の出力である多重化されない各スキャンアウト状態が、テスタサイクルの時間周期によって指定される多重化されない各装置サイクルでクロック制御（ここでは、クロックに同期して駆動）される。すなわち、図３を参照すると、装置サイクルがテスタサイクルの時間周期によって指定される場合、装置クロック５６の多重化されない装置サイクル５４の時間周期は、テスタクロック５０のテスタサイクル５２の時間周期と同等である。さらに、１例として示す“０１１００”というスキャンイン状態データの部分を有するシーケンス１４（図１）のそれぞれの状態は、多重化されない装置サイクルごとにクロック制御される。シーケンスは、この例では５つの状態しか含んでいないが、実際には、テストのために、それよりはるかに長いスキャンシーケンスが一般的に必要である。図３には示されていないが、図１のシーケンス１６の各状態も、多重化されない装置サイクルごとにクロック制御される。
【００２２】図２において、図１及び図３を参照すると、ステップ５８では、複数のスキャンイン状態データ１４及び複数のスキャンアウト状態データ１６をそれぞれのテスタサイクル５２において利用できるようにするために、図１のベクトルプロセッサ３０による多重化を行う。第１の実施態様例では、テスタサイクルごとに、それぞれのテスタメモリ位置に３つの多重化されていない装置サイクルを圧縮するために、十分なメモリ空間が存在する。図３に示すように、１例として示す３という多重化係数により、多重化されていない装置クロック５６の３つの多重化されていない装置サイクル５４（破線ブロック６２内に示す）が１つのテスタサイクル内５２に圧縮され（矢印６０によって示す）、その結果、１つのテスタサイクル内に、３つの多重化された装置サイクル６４（破線ブロック６６内に示す）が生じる。多重化によって、３つの多重化された装置サイクル６４が、１つのテスタサイクル５２内に記憶される。
【００２３】複数の多重化されていない装置サイクル５４をそれぞれのテスタサイクル５２内に圧縮することによって、多重化されていない装置サイクルに対応するそれぞれの多重化されていない状態データが、同様に圧縮される。図３に示すように、例えば、３つの多重化されていない装置サイクル５４（破線ブロック６８内に示す）内のシーケンス１４（図１）の“０１１”という３つのスキャンイン状態データは、１つのテスタサイクル５２内に圧縮され（矢印７０によって示す）、その結果、図１の多重化されたスキャンイン状態データ２２の部分シーケンス（破線ブロック７２内に示す）が生じる。多重化によって、それぞれの多重化されていない装置サイクルにおける状態データの３つのビットが、１つのテスタサイクル内に記憶される。
【００２４】第２の実施態様例では、２つの多重化されていない装置サイクルを圧縮するために十分なメモリ空間が存在し、その結果、１つのテスタサイクル内に２ビットの状態データの記憶が行なわれる。それぞれのテスタメモリ位置におけるメモリ空間の利用可能性（可用性）に依存して、いくつかの用途では、４つ以上の装置サイクル、したがって、４つ以上の対応するビットからなる状態データを、テスタサイクルごとにそれぞれのメモリ位置に記憶することができる。
【００２５】ｍという多重化係数に対して、テスタサイクルあたりｍの連続する多重化された装置サイクルが存在する。同様に、多重化されていないスキャンインシーケンスのすべてのタイミングエッジに対して、テスタサイクル毎に、多重化されたスキャンインシーケンスについてｍのエッジの可能性が存在する。多重化されていないスキャンイン状態が、周期ｐに関して時間ｔにおいてエッジを有する場合、状態の多重化されたスキャンインシーケンスは、以下で示される箇所にエッジを有する。
【００２６】（ｔ＋ｉｐ）／ｍ 但し、ｉは、０〜ｍ−１である。
【００２７】図３において、時間ｔ及び周期ｐは、多重化されていない装置クロック５６の１つの多重化されていない装置サイクル５４に関して示されている。周期ｐは、１つの多重化されない装置サイクルに対応する。上式を適用すると、多重化されていないスキャンインシーケンス１４の第２の多重化されていない装置サイクルにおけるほぼ１７ｎｓにおける立上がりエッジ７４は、多重化されたスキャンインシーケンス２２の第１のテスタサイクルにおけるほぼ３９ｎｓにおける立上がりエッジ７６に対応する。図示した例では、３つの多重化された装置サイクル６４は、すべてのテスタサイクル５２にわたって駆動される。
【００２８】図３は、すべてのテスタサイクルにわたって多重化されたスキャンインシーケンス２２に多重化されていないスキャンインシーケンス１４を多重化する様子を例示しているが、同じ方法論が、多重化されたシーケンス２６への図１の多重化されていないシーケンス１６を含む、状態データの別のタイプの多重化されていないシーケンスを多重化するためにも適用される。
【００２９】多重化に続いて、状態データの複数ビットが、同じテスタサイクル内に記憶される。状態データのスキャンシーケンスは、テスタメモリ内に記憶することが可能な状態の数によって規定される場合、シーケンスの長さは、多重化係数ｍの分だけ増加される。例えば、８百万のテスタメモリ位置を含み、それ故に８百万のテスタサイクルを有するＩＣテスタの場合、多重化を行なわないと（すなわちｍ＝１）、８百万ビットの状態データを有するシーケンスのための記憶容量が存在する。しかしながら、多重化係数ｍ（ここでは、ｍ＝３）によって多重化するように構成された同じＩＣテスタの場合、２千４百万ビットの状態データを含むことが可能なシーケンスに対する記憶容量が存在することになる。
【００３０】代替的には、必要なテスタメモリ位置の数を、ｍの多重化係数の分だけ減少させることができる。例えば、３百万のデータの状態を含み、かつ、３の多重化係数を有する累積スキャンシーケンスに対して、必要なメモリ位置の数は、３百万から百万に減少する。
【００３１】同様に重要なことであるが、実効的なスキャンテスト周波数は、多重化係数ｍに対応する割合だけ増加する。すなわち、テストの速度が上昇するので、テストのために必要な時間の合計量が減少する。多重化しない場合には、状態データのそれぞれのビットは、個別のテスタメモリ位置に記憶され、記憶は、すべてのテスタサイクルにおいて生じ、テスタサイクルは、多重化されていない装置サイクルと同じ速度でクロック制御される。すべてのテスタサイクルにおいてテスタメモリ位置に複数の状態が記憶される多重化により、それぞれの多重化されていない装置サイクルを、多重化係数ｍに対応する分だけ減少させることができる。したがってｍの数の装置サイクルが、すべてのテスタサイクルに対して記憶される。例えば、同じ３の多重化係数を使用する場合は、装置サイクルは、３に対応する分だけ（ここでは、１／３に）減少する。テスタサイクルが１００ｎｓのままである場合、それぞれの多重化されていない装置サイクルは、１００ｎｓからほぼ３３ｎｓに減少する。したがって、３３ｎｓの新しい多重化された装置サイクルに従う実効的なスキャンテスト周波数は３００％増加し、テスト時間は、スキャンシーケンスにおける一定数の状態データに対する以前の時間の１／３に減少することになる。
【００３２】図１を再び参照する。多重化されたスキャンインシーケンス２２及び予測された、多重化されたスキャンアウトシーケンス２６の生成に続いて、テスタ波形関数指標２４及び２８が生成される。それぞれの指標は、すべてのテスタサイクルにおいて多重化された状態データの特定の組合せに関連する。１例として、“波形関数指標４”を、１つのテスタサイクル内におけるスキャンイン状態データ２２の部分的な多重化されたシーケンス内の“０１１”という多重化された状態データの組合せに関連付けることができる。多重化されたシーケンス２２及び２６、及び波形指標２４及び２８を、データベース３２内に記憶することができる。代替的には、多重化がテストデータの生成の直前に行なわれる場合には、スキャンイン状態データ及び予測されたスキャンアウト状態データの多重化されていないシーケンス（それぞれ、１４、１６）は、多重化の前にデータベースに記憶される。どのタイミングで多重化を行うかは重要ではない。
【００３３】図２のフローチャートにおいて図１に示す構成を参照すると、多重化ステップ５８に続いて、ステップ７８は、テスト用の波形関数を提供するために、多重化された状態データ及び対応する波形指標の連続する組合せをテスタ３４に入力する。多重化されたスキャンイン状態データ２２及び予測多重化スキャンアウト状態データ２６の連続する組合せは、それぞれの波形記憶部（または波形メモリ。以下同様）８０及び８２に伝送される。さらに、テスタ波形指標２４及び２８は、それぞれのテスタメモリ位置４２及び４４に伝送される。それぞれのテスタ波形関数指標は、予測された波形関数を得て、ＤＵＴ内に存在する可能性のある欠陥を検出するために、全てのテスタサイクルにわたって多重化された状態データの対応する組合せへの参照を提供する。
【００３４】図４Ａは、波形記憶部８０の図である。それぞれのテスタサイクルにおける多重化された状態データの組合せに対応する符号化された情報（例えば、図３の“０１１”を含む多重化されたスキャンインシーケンス２２の一部）は、波形関数によって表すことができるので、列８４におけるそれぞれの波形関数指標は、列８８に表示されているそれぞれの波形関数を発生するために、列８６における多重化された状態データの組合せのリストに整合されている。各状態が論理０又は論理１のいずれかである多重化係数ｍが３の場合（すなわち、テスタサイクルあたり３つの多重化された状態がある）には、波形関数の２ｍすなわち８の組合せが存在する。図示した実施態様では、“波形関数指標４”は、波形関数９０を発生するために多重化された状態データ“０１１”の組合せによって参照される。図１を参照すると、波形関数９０は、ＤＵＴ１８への入力として示されている。各状態が論理０又は論理１のいずれかである多重化係数ｍが２の場合（すなわちテスタサイクルあたり２つの多重化された状態がある）には、波形関数の２ｍすなわち４つの組合せが存在する。図４Ｂは、テスタサイクルあたり２つの多重化された状態を有する波形関数に対する波形記憶部８０の図である。
【００３５】前述したテスト用の波形関数を発生するための方法論は、予測多重化状態データのシーケンス２６及び波形関数指標２８から、図１に例示した波形関数９２を発生するために、等しく適用される。波形関数９２は、波形記憶部８２からの出力として提供され、かつ比較器９４によって受信される。代替実施態様では、波形記憶部８２は、波形記憶部８０と同じ記憶部とすることができる。但し、これは、重要なことではない。
【００３６】図２のステップ９６において、ＤＵＴ１８のテストは、テスタがテスタサイクルに対応する速度で動作している場合でさえ、それぞれの多重化された装置サイクルにおいて行なわれる。多重化されたスキャンイン状態データの１つのビットに対応する波形関数（例えば図４の波形関数９０）の多重化された組合せのそれぞれの部分を、以後、“多重化された波形部分”と称する。すべてのテスタサイクルにおける多重化された波形部分の数は、多重化係数ｍに依存する。１例をあげれば、すべてのテスタサイクルについて、３という多重化係数に対する３つの多重化された波形部分が存在する。したがって、すべての多重化された装置サイクルについて、１つの多重化された波形部分が存在する。さらに、それぞれの多重化された波形部分は、状態データの１つのビットに対応する。それぞれの多重化された波形部分は、連続する多重化された装置サイクルにおいて、テストのためにＤＵＴ内にシフトされる。
【００３７】図５は、図１のＤＵＴ１８を示している。スキャンイネーブルピン９８は、マルチプレクサ１００をスキャンベースのテストモードで順序付けて動作させるための入力端子として利用される。スキャンインピン１０２は、連続する多重化された装置サイクル６４（図３R>３）におけるそれぞれの多重化された波形部分を、Ｄタイプフリップフロップ１０４のような複数の双安定記憶素子内にシフトするための入力として設けられている。装置クロックピン１０６は、入力スキャンチェーン１０８（内側の破線のブロックとして示す）をロードするために、各多重化されたスキャンインデータをフリップフロップにトグル入力するための入力として設けられている。入力スキャンチェーンのロードに続いて、ＤＵＴ１８内に埋め込まれた組合せ論理（組み合わせ論理回路）１１０（ＩＣ部品）のテストが実行される。図示していないが、組合せ論理は、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート及びＮＯＲゲートのような複数のタイプの論理素子を含むことができる。入力スキャンチェーンが多重化されたスキャンインデータでプログラムされると、データは、入力ノード１１２において組合せ論理内に同時に転送される。組合せ論理は、出力ノード１１４から出力スキャンデータを発生する。それぞれの出力スキャン状態は、対応するマルチプレクサ１００を介してそれぞれのフリップフロップ１０４へ入力されて、出力スキャンチェーン１１６（外側の破線のブロックとして示す）を形成する。出力スキャンチェーンのそれぞれのスキャン状態は、スキャンアウトピン１１８を介してＤＵＴ１８から外にシフトされて、多重化された波形関数１２０のスキャンアウトシーケンスを形成する。図３に示すように、多重化された波形シーケンス１２０は、例として示す“１１０”という状態データを含んでいる。特定の状態に対応するそれぞれの波形部分は、関連する多重化された装置サイクル６４においてクロックに同期して出力される。多重化された波形関数１２０の部分的なスキャンアウトシーケンスも、ＤＵＴ１８からのテストされた出力として、図１に示されている。
【００３８】この実施態様例では、入力スキャンチェーン１０８及び出力スキャンチェーン１１６のそれぞれが３つのフリップフロップを有するものとして説明したが、実際には、入力スキャンチェーン及び出力スキャンチェーンは、それぞれ、テストするＩＣ部品の数及びＩＣの複雑さのような種々の要因に依存して、はるかに多くの数の（例えば数千の）フリップフロップを含む場合がある。
【００３９】図２のステップ１２２において、図１の構成を参照すると、多重化されたスキャンアウト波形関数１２０のシーケンスと予測された波形関数９２のシーケンスが、比較器９４によって比較される。予測された波形関数は、ＤＵＴの機能性を判定するための既知のデータを含んでいる。シーケンス１２０のそれぞれの多重化された波形部分は、予測された波形関数のシーケンス９２のそれぞれの部分と比較される。欠陥が検出されたかどうかに依存して、“合格”又は“不合格”が、比較するステップの出力として生成される。
【００４０】ステップ１２４において、ＤＵＴ１８のテストに関連するデータが、図１のディスプレイモジュール１２６に表示される。図６は、コンピュータのモニタとすることができるディスプレイモジュールの拡大した図である。比較器９４により生成される“合格”は、ＤＵＴ１８がテスタにより課された構造に関するテストに合格したことを示すために、第１のウィンドウ１２８内に表示される。多重化係数ｍがＩＣテスタ３４に起因する波形状態パラメータの数より大きい実施態様では、波形関数指標に関連する名称（例えば、図４の波形関数９０に割当てられた“波形関数指標４”）が表示される。例えば、最大の波形状態パラメータの数が２であるテスタの場合は、波形スキャン状態ではなく、波形関数指標の名称が記録される。“波形関数指標４”という名称は、波形関数９０に対して、ディスプレイモジュールの第２のウィンドウ１３０に示される。波形関数指標は、１つのテスタサイクルに対応しており、波形記憶部８０（図１）によって提供される。さらに、波形関数９２に対応する予測された波形関数指標の名称（例えば“波形関数指標７”）が、第３のウィンドウ１３２に表示される。
【００４１】一方、多重化係数ｍが、ＩＣテスタ３４によって可能にされる波形状態パラメータの数より大きくない実施態様では、波形関数は、論理１及び論理０のシーケンスのようなスキャン状態の形で表示される。スキャン状態の形における多重化されたデータを提供することは、ディスプレイをより簡単に読取ることができるので好ましい。例えば、最大の波形状態パラメータの数が２であるテスタの場合、多重化された状態データ及び予測多重化状態データは、それぞれのウィンドウ１３０及び１３２において、それぞれのテスタサイクルに対して“００”、“０１”、“１０”及び“１１”のうちの１つとしてスキャン状態の形で示される。図７では、ディスプレイモジュール１２６において、例えば、“０１”という多重化された状態データがウィンドウ１３０に、“００”という予測多重化状態データがウィンドウ１３２に示されている。
【００４２】以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．状態データのシーケンス（１４及び１６）を使用して集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法であって、前記状態データをテスト対象である装置（ＤＵＴ）（１８）と交換するために使用されるスキャンテスタ（３４）のテスタサイクル速度を識別するステップと、前記ＤＵＴの装置サイクル速度を識別するステップであって、前記装置サイクル速度が前記テスタサイクル速度よりも高いことからなる、ステップと、複数の前記状態データを複数の個別にアクセス可能なメモリ位置（４２及び４４）にグループ化するステップであって、複数の前記状態データが個々の前記メモリ位置内に存在するように、少なくともいくつかの前記状態データを前記メモリ位置に多重化するステップを含む、ステップを含み、前記多重化するステップが、（１）前記個々のメモリ位置（４２及び４４）の記憶容量と、（２）前記テスタサイクル速度の複数倍（ｍ倍）である実効的な状態データ交換速度を可能にする（ｍは、１より大きく、前記個々のメモリ位置（４２及び４４）における前記状態データの数を表わす）ことに基づくことからなる、方法。
２．前記グループ化が、前記スキャンテストの間に、入力刺激として前記ＤＵＴ（１８）内に入る入力状態データとして前記状態データを多重化するステップをさらに含み、それぞれの前記入力状態データが、個別のスキャンイン状態であり、かつ、前記ＤＵＴの装置サイクル（６４）の間に、前記ＤＵＴ内に入ることからなる、上項１に記載の方法。
３．前記グループ化が、予測された状態データとして前記状態データを多重化するステップをさらに含み、それぞれの前記予測された状態データが、それぞれの前記装置サイクル（６４）において前記スキャンアウト状態と比較される、個別の予測された状態である、上項１又は２に記載の方法。
４．前記テスタサイクル速度で生じるそれぞれのテスタサイクル（５２）にわたって、ｍの数の前記入力状態データが、前記個々のメモリ位置（４２及び４４）と前記ＤＵＴ（１８）との間で交換されるように、かつ前記ＤＵＴが、それぞれの装置サイクル（６４）に対して１つの前記スキャンイン状態を処理するようにするために、前記多重化するステップが、前記倍数（ｍ）を選択するステップを含むことからなる、上項１又は２に記載の方法。
５．前記装置サイクル速度が、前記テスタサイクル速度の整数倍であり、前記整数倍がｍ倍に等しく、それにより、前記グループ化するステップが、それぞれの前記テスタサイクル（５２）において前記個々のメモリ位置（４２及び４４）にｍの数の前記状態データを多重化するステップを含むことからなる、上項１、２、３又は４に記載の方法。
６．ｍが、前記スキャンテスタ（３４）によって生じうることが可能にされた論理レベルパラメータの数を越えていない場合には、前記グループ化するステップは、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベルパラメータとしてデータベース（３２）に記録するステップを含むことからなる、上項１に記載の方法。
７．ｍが、生じる可能性のある前記論理レベルパラメータの数を越えていない場合には、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベルパラメータとして表示するステップをさらに含む、上項１又は６に記載の方法。
８．ｍが、前記スキャンテスタ（３４）によって生じうることが可能にされた論理レベルパラメータの数を越える場合には、前記グループ化するステップが、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、論理レベル波形としてデータベース（３２）に記録するステップを含むことからなる、上項１に記載の方法。
９．ｍが、生じる可能性のある前記論理レベルパラメータの数を越える場合には、前記それぞれのテスタサイクル（５２）の前記複数の状態データを、波形指標（２４及び２８）として表示するステップをさらに含む、上項１又は８に記載の方法。
１０．テストを受ける集積回路（ＩＣ）（１８）の装置サイクル速度より遅いテスタサイクル速度を有するスキャンテスタ（３４）用の状態データのシーケンス（１４及び１６）を記憶するシステム（１０）において、あるフォーマットのスキャンイン状態データの複数の前記シーケンス（１４及び１６）のソースであって、前記フォーマットにおいて、各前記スキャンイン状態データは、論理状態を表わすビットであることからなる、ソースと前記ソースからのスキャンイン状態データの前記複数のシーケンス（１４及び１６）を操作するために結合されたプロセッサ（３０）であって、前記ＩＣ（１８）と協働して、スキャンイン状態データの前記シーケンス（１４及び１６）が前記テスタサイクル速度で操作され、かつ前記シーケンス内における各前記スキャンイン状態データが前記装置サイクル速度で操作されるように、多重化された状態データの交換を行うことが可能なプロセッサと、前記テスタサイクル速度でスキャンイン状態データの前記シーケンスを受け取るように前記プロセッサに結合された記憶部であって、前記スキャンイン状態データが、前記それぞれの装置サイクル（６４）において前記ＩＣによって処理されるように、個別の前記シーケンスが、それぞれのテスタサイクル（５２）において前記ＩＣ（１８）に入力されることからなる、記憶部を備える、システム。
１１．前記記憶部が、複数の個別にアドレス指定可能なテスタメモリ位置（４２及び４４）内に構成され、それぞれの前記テスタメモリ位置が、状態データの前記シーケンス（１４及び１６）の１つを記憶するように構成される、上項１０に記載のシステム。
１２．各前記テスタメモリ位置（４２及び４４）が、少なくとも３つの多重化された状態データを含む、上項１１に記載のシステム。
１３．前記テスタサイクル（５２）が、複数（ｍ）の多重化された状態データを含み、前記装置サイクル速度が前記テスタサイクル速度のｍ倍である、上項１０に記載のシステム。
【００４３】本発明によれば、複数の状態データを各テスタメモリ位置(42及び44)に多重化することによって、スキャン動作の実効周波数を高くし、同時にメモリ容量を大きくすることができる。システム(10)は、テスト対象装置(DUT)(18)への入力刺激としての状態データのスキャンインシーケンス(14)と予測された状態データのスキャンアウトシーケンス(16)を提供するためのソースを含む。ベクトルプロセッサ(30)が、スキャンインシーケンス(14)と予測されたスキャンアウトシーケンス(16)を受け取り、多重化された状態データの交換を可能にする。この場合、複数の多重化された状態データベクトル(22及び26)はテスタサイクルレートで操作され、DUT(18)は、それより速い装置サイクルレートでビットを操作する。多重化係数がｍの場合には、装置サイクルレートをテスタサイクルレートのｍ倍にすることができる。多重化係数は、個々のテスタメモリ位置(42及び44)の記憶容量と、実効ベクトル交換レートをテスタサイクルレートのｍ倍にすることができるということに基づいて選択される。
【００４４】
【発明の効果】本発明によれば、ＤＵＴ内のＩＣ部品を評価するためのコスト効果及び時間効率の高いテスト手段を提供することができる。
【図面の簡単な説明】
【図１】本発明による、自動テスト発生（ＡＴＧ）用途におけるメモリ内の情報を圧縮するためのシステムのブロック図である。
【図２】図１のシステムによるＡＴＧ用途におけるメモリ内の情報を多重化するための処理流れ図である。
【図３】本発明による、多重化されていない装置サイクル及び多重化された装置サイクルにおけるデータに関するタイミング関係を示すタイミング図である。
【図４Ａ】図１の波形記憶部を示す。
【図４Ｂ】図１の波形記憶部の別の態様を示す。
【図５】図１のテスト対象装置（ＤＵＴ）の略図である。
【図６】波形名称としてスキャンアウト状態データを表示する図１のディスプレイモジュールの略図である。
【図７】状態パラメータの形でスキャンアウト状態データを表示する図１のディスプレイモジュールの略図である。
【符号の説明】
１０ 多重化システム
１２ 自動テストパターン発生器
１４、１６ 状態データのシーケンス
１８ テスト対象装置（テスト対象デバイス）
３０ プロセッサ
３２ データベース
３４ テスタ
４２、４４ メモリ位置
【特許請求の範囲】
【請求項１】状態データのシーケンス（１４及び１６）を使用して集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法であって、前記状態データをテスト対象である装置（ＤＵＴ）（１８）と交換するために使用されるスキャンテスタ（３４）のテスタサイクル速度を識別するステップと、前記ＤＵＴの装置サイクル速度を識別するステップであって、前記装置サイクル速度が前記テスタサイクル速度よりも高いことからなる、ステップと、複数の前記状態データを複数の個別にアクセス可能なメモリ位置（４２及び４４）にグループ化するステップであって、複数の前記状態データが個々の前記メモリ位置内に存在するように、少なくともいくつかの前記状態データを前記メモリ位置に多重化するステップを含む、ステップを含み、前記多重化するステップが、（１）前記個々のメモリ位置（４２及び４４）の記憶容量と、（２）前記テスタサイクル速度の複数倍（ｍ倍）である実効的な状態データ交換速度を可能にする（ｍは、１より大きく、前記個々のメモリ位置（４２及び４４）における前記状態データの数を表わす）ことに基づくことからなる、方法。
【請求項１】状態データのシーケンス（１４及び１６）を使用して集積回路（ＩＣ）のスキャンテストに関する情報を記憶する方法であって、前記状態データをテスト対象である装置（ＤＵＴ）（１８）と交換するために使用されるスキャンテスタ（３４）のテスタサイクル速度を識別するステップと、前記ＤＵＴの装置サイクル速度を識別するステップであって、前記装置サイクル速度が前記テスタサイクル速度よりも高いことからなる、ステップと、複数の前記状態データを複数の個別にアクセス可能なメモリ位置（４２及び４４）にグループ化するステップであって、複数の前記状態データが個々の前記メモリ位置内に存在するように、少なくともいくつかの前記状態データを前記メモリ位置に多重化するステップを含む、ステップを含み、前記多重化するステップが、（１）前記個々のメモリ位置（４２及び４４）の記憶容量と、（２）前記テスタサイクル速度の複数倍（ｍ倍）である実効的な状態データ交換速度を可能にする（ｍは、１より大きく、前記個々のメモリ位置（４２及び４４）における前記状態データの数を表わす）ことに基づくことからなる、方法。
【図１】
【図２】
【図４Ａ】
【図４Ｂ】
【図３】
【図５】
【図６】
【図７】
【図２】
【図４Ａ】
【図４Ｂ】
【図３】
【図５】
【図６】
【図７】
【公開番号】特開２００３−１９４８８３（Ｐ２００３−１９４８８３Ａ）
【公開日】平成１５年７月９日（２００３．７．９）
【国際特許分類】
【出願番号】特願２００２−３１７４３０（Ｐ２００２−３１７４３０）
【出願日】平成１４年１０月３１日（２００２．１０．３１）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【住所又は居所原語表記】３９５ Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
【公開日】平成１５年７月９日（２００３．７．９）
【国際特許分類】
【出願日】平成１４年１０月３１日（２００２．１０．３１）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【住所又は居所原語表記】３９５ Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
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