【課題】 少ない労力でビアホール等を形成するときのエッチング条件が適切か否かを確認できるようにする。
【解決手段】 基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を有する半導体基板１上に、導電膜２及び層間絶縁膜３を形成し、層間絶縁膜３の表面を平坦化する。層間絶縁膜３をエッチングすることにより、低地部の上方に位置する第1及び第２の接続孔３ａ、前記基準部の上方に位置する第３の接続孔３ｂ、及び高地部の上方に位置する第４の接続孔３ｃを同時に形成する。第１〜第４の接続孔３ａ〜３ｃそれぞれに、第1〜第４の導電体４ａ〜４ｃを埋め込む。層間絶縁膜３上に、第1の導電体３ａ、第３の導電体４ｂ及び第４の導電体４ｃを互いに接続する上部電極５ｂを形成し、上部電極５ｂと、第１の導電体３ａとの間の抵抗を測定する。 （もっと読む）

【課題】 簡便に、注目する要素もしくはパラメータに対する評価を行うことができる評価方法を提供する事を課題とする。また、より正確な結果を得ることができる評価方法を提供する事を課題とする。また、より迅速に結果を得ることができる評価方法を課題とする。
【解決手段】 本発明は、複数の評価回路を同じ基板上に形成し、その複数の評価回路を同時に動作させ、該基板上に形成された選択回路により選択された一の評価回路の出力を適宜評価することを要旨とする。 （もっと読む）

【課題】 基板の上面及びその上方空間を有効に利用可能にすることにある。
【解決手段】 電気的接続装置は、複数の接続ランドを下面に有する基板と、基板の中央に位置された支持体であって、基板と平行に伸びかつ厚さ方向に貫通する複数の第１の貫通穴を有する板部、及び板部と共同して内側空間を形成すべく板部の上方に位置する支持部を備える支持体と、板部の下側に配置されたプローブ組立体であって、上下方向へ伸びる複数のプローブを備えると共に、プローブが状態に差し込まれた複数の第２の貫通穴を有するプローブ組立体と、プローブと前記接続ランドとを接続する複数の配線であって一端が第１の貫通穴に上方から差し込まれた複数の配線とを含む。支持部は内側空間をその周りの外側空間に連通させる連通空間を有しており、配線は連通空間に通されている。 （もっと読む）

【課題】 ウエハの研磨面となる表面を非接触にした状態で、このウエハの導電型を判別することが可能なウエハ測定装置および測定方法を提供する。
【解決手段】 電極プレート部１１と電極ピン１２とを備え、ウエハ３１に電極プレート部１１の電極面１１ｂおよび電極ピン１２を接触させた状態でこれらの電極面１１ｂと電極ピン１２との間に電圧を印加して、この際の電極面１１ｂと電極ピン１２との間で電流が流れる方向を判別し、ウエハ３１の導電型を判別する構成とされたウエハ測定装置１０であって、電極プレート部１１には電極面１１ｂにウエハ３１を吸着保持する負圧吸引手段が備えられ、電極ピン１２は電極面１１ｂに対して出没可能に設けられている。 （もっと読む）

【課題】 下板の撓みを防止することにある。
【解決手段】 電気的接続装置は、上板と、該上板から下方に間隔をおいた下板と、上板及び下板の間に配置された枠状の第１のスペーサと、上板、上板及びスペーサにより形成される内側空間にあって上板及び下板の間に配置された第２のスペーサと、該第２のスペーサの配置位置を避けて内側空間を通る状態に上板及び下板を上下方向に貫通する複数のプローブとを含む。各プローブの上端及び下端は、上板及び下板と平行の面内において一方向に相対的にずれている。 （もっと読む）

材料の表面上の欠陥または汚染を特定する方法およびシステム。この方法およびシステムでは、半導体ウェハなどの材料を提供し、非振動式接触電位差センサを用いてウェハを走査し、接触電位差データを発生し、このデータを処理して、欠陥または汚染の特性を示すパターンを特定する。

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テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数領域のアレイを有する少なくとも１つのレベルを具える。その少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、テスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、テスト構造体から出力信号を受信する複数の受信機ラインを有する。そのレベルは、電流を制御するための複数のデバイスを有する。各テスト構造体は、ドライバ・ラインの中の少なくとも１本のラインに、その間にあるそのデバイスの中の第１のデバイスで接続される。各テスト構造体は、受信機ラインの中の少なくとも１本のラインにその間にあるそのデバイスの中の第２のデバイスで接続されていて、そのテスト構造体の各々がドライバ・ラインおよび受信機ラインを用いてテストを行うべく個々にアドレス可能である。
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半導体処理ステップに関連するエッチ・バイアスを決定するテスト装置であって、基板と、基板上にあり第１の幅を有する第１のカソード層と、基板上にあり第２の幅を有する第２のカソード層と、基板上にあるカソードの大きな面積とを含んでおり、カソードの大きな面積は、第１及び第２の幅のいずれよりも実質的に大きな第３の幅Ｗ“及び長さＬ”を有する。
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集積回路において機能要素の構成を可能にするためのシステムおよび方法が開示される。本発明のシステムおよび方法が、製造欠陥、柔軟性特性、性能要求、およびシステムの健全性（例えば、適切に動作する要素の数）を含む種々の要因に基づいて、集積回路ダイの機能要素の動作特性を柔軟に変更し得る。様々なレベルの構成抽象化および要素組織化（例えば、トポロジーインバージョン解析）で、機能要素動作挙動がテストおよび解析される。テストおよび解析は、多数の機能要素で並列に実行され得る。様々なレベルの粒度および実時間で、グラフィカルユーザインタフェース（ＧＵＩ）に機能要素構成関連の情報が提示される。グラフィカルユーザインタフェースは、フェイルパターンの認識、生産テストの調整、およびフィールド構成アルゴリズムの調節においてユーザの相互作用を容易にし得る。また、テストおよび解析情報は、種々の使いやすいデータベース形式で組織化され得る。
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自動試験機器（ＡＴＥ）における試験の実施において、ＲＦ（無線周波数）電力を正確に生成する及び測定することは、難題である。例示的な一実施例においては、増幅器（１４０）の入力及び出力特性を測定するのに使用される試験装置（１００）において、試験プログラムパラメータを決定する方法が提供される。前記方法（２００）は、前記試験装置の電源から増幅器（２２０）の入力までの入力損失を計算するステップと、入力損失補正係数を規定するステップとを有する。前記増幅器（２２０）の出力から前記試験装置の電力計までの出力損失が計算され、出力損失補正係数が規定される。前記入力損失補正係数（２３０）を使用して、実際の入力電力レベルが決定され、前記出力損失補正係数（２３０）を使用して、実際の出力レベルが決定される。
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【課題】 狭ピッチでの配置が可能であり、検査用電極の高さバラツキを十分に吸収して各検査用電極に対してコンタクトピンを安定して接触させ、かつ高速信号伝送を実現する。
【解決手段】 半導体チップの電気的特性を検査するために半導体チップの検査用電極と接触接続されるコンタクトピンが配線基板の表面に複数植設されたプローブカードにおいて、コンタクトピンをマイクロスプリング構造とする。 （もっと読む）

【課題】 接触状態でのプローブ先端の位置及びプローブの最適な押し込み深さを事前に測定することができるプローブ検査装置及びプローブ検査方法を提供する。
【解決手段】 被検査物と同じ程度の平坦な接触面を有する変形体７と、複数のプローブ１からなるプローブカード３と、接触面と複数のプローブ１を接触させる手段と、接触面上に形成された複数のプローブ痕８を観察する手段と、複数のプローブ痕８の開口の大きさ及び複数のプローブ先端痕の位置を測定する手段と、複数のプローブ痕８の開口の大きさからプローブ１の押し込み深さを算出する手段とを有する。 （もっと読む）

【課題】本発明は、複数の半導体素子が連なった状態で封止され、画像認識により位置決めされて試験に供される半導体装置、半導体装置の試験製造方法及び半導体装置の試験方法に関し、既存のウェーハプローバで認識可能なアライメントマークを容易に形成することを課題とする。
【解決手段】 半導体チップ１４の電極を所定の位置に配置された電極パッドに接続するための再配線層１８を半導体チップ１４上に形成する。ハンダボール２２が形成されるメタルポスト１６を再配線層の電極パッド上に形成する。再配線１８上に、メタルポスト１６と所定の位置関係で配置されたアライメントマークを提供するマーク部材２４を形成する。マーク部材２４はメタルポスト１６と同じ材質で形成される。 （もっと読む）