【課題】外観検査の欠陥分類において、重要欠陥のピュリティまたはアキュラシーまたはその両方が目標値以上になるように調整するなどのニーズがあるが、教示型の欠陥分類は平均的に分類正解率が高くなるよう条件設定されるため、そのようなニーズに応えられないという問題があった。
【解決手段】特徴量抽出部、欠陥分類部、分類条件設定部を含み、分類条件設定部は、欠陥の特徴量と正解のクラスを対応づけて教示する機能と分類の優先順位を指定する機能を有し、優先順位の高い分類の正解率が高くなるよう条件設定を行う。 （もっと読む）

【課題】加工起因欠陥をより高感度に検出することが可能な単結晶シリコンウェーハの評価方法を提供する。
【解決手段】鏡面加工された単結晶シリコンウェーハ１０の表面１０ａに、ＳｉＯ_２よりもＳｉのエッチング速度が大きい条件でドライエッチングを施す第１の工程Ｓ１１と、ドライエッチングされた前記表面に存在するピットの個数を計測する第２の工程Ｓ１２，Ｓ１３とを備える。本発明によれば、ＳｉＯ_２よりもＳｉのエッチング速度が大きい条件でドライエッチングを施していることから、結晶欠陥については突起（凸型の欠陥）として顕在化し、加工起因欠陥についてはピット（凹型の欠陥）として顕在化する。このため、ピットの個数を計測することにより、加工起因欠陥だけを正しく検出することが可能となる。 （もっと読む）

【課題】炭化珪素基板又は炭化珪素基板に形成されたエピタキシャル層に存在する欠陥を検出し、検出された欠陥を分類する検査装置を実現する。
【解決手段】本発明では、微分干渉光学系を含む走査装置を用いて、炭化珪素基板の表面又はエピタキシャル層の表面を走査する。炭化珪素基板からの反射光はリニアイメージセンサ（２３）により受光され、その出力信号は信号処理装置（１１）に供給する。信号処理装置は、炭化珪素基板表面の微分干渉画像を形成する２次元画像生成手段（３２）を有する。基板表面の微分干渉画像は欠陥検出手段（３４）に供給されて欠陥が検出される。検出された欠陥の画像は、欠陥分類手段（３６）に供給され、欠陥画像の形状及び輝度分布に基づいて欠陥が分類される。欠陥分類手段は、特有の形状を有する欠陥像を識別する第１の分類手段（５０）と、点状の低輝度欠陥像や明暗輝度の欠陥像を識別する第２の分類手段（５１）とを有する。 （もっと読む）

【課題】シリコンウェーハ基板の欠陥検査において、欠陥を分類するための効率的で、信頼性のある方法及びシステムを提供する。
【解決手段】複数のシリコンウェーハからの走査データを解析する方法であり、各ウェーハのグラフィック表現であるウェーハマップに重ねて少なくとも１つの欠陥タイプを指示する複数のデータ点から成る、対応する母集団からのデータ点を表すシンボルを表示する。ここで、プロットされるシンボルは、各ウェーハマップに対応するウェーハ上に存在する少なくとも１つの欠陥タイプのグラフィック描写を与えることができるように、データ点が関連付けられる場所のウェーハマップ上にプロットされる。また、ウェーハマップを積み重ねられて表示され、その積み重ね順序はウェーハの既知の特徴や走査データが得られた処理に予め決められた順序で表示される。 （もっと読む）

【課題】 電気部品に組付けられた半導体チップ間の電気的特性の差を小さくすることのできる半導体チップの組付け方法を実現する。
【解決手段】 パワーＭＯＳＦＥＴの寄生ダイオードＤ１〜Ｄ４の順方向電圧ＶＦが近似しているＮ型ＭＯＳＦＥＴチップ２１，２２を特定し、それらをペアにして、半導体ウエハ１の分断後、直接回路基板３に組付ける。また、同様にＰ型ＭＯＳＦＥＴチップ６１，６２を直接回路基板３に組付ける。モータ制御装置のＨブリッジ回路を構成する各パワーＭＯＳＦＥＴの寄生ダイオードの順方向電圧ＶＦが近似しているため、モータ制御装置をバッテリに逆接続した場合に流れる逆電流がＨブリッジ回路の一方に偏るおそれがないので、回路やモータが破壊され難い。 （もっと読む）

【課題】シリコンウエハ等の半導体用ウエハの電気的特性を適切に評価すること。
【解決手段】ロットＰＬから任意に選択されたシリコンウエハ１について（Ｓ１）、Ｉ−Ｖ特性を測定し（Ｓ２，Ｓ３）、測定値６と基準値７とが一致するか否かを判定する（Ｓ４）。一致の場合は良品であるから出荷工程に送られる（Ｓ６）。不一致の場合は、犠牲酸化膜の成長及びその除去等を行うことにより、シリコンウエハ１に付着した不純物を取り除く。同一ロットＰＬ内の別のシリコンウエハ１について再びＩ−Ｖ測定を行い、測定値６と基準値７とが一致するか否かを判定する。 （もっと読む）

【課題】 プロセス中で発生した欠陥と、疑似欠陥とを区別することができない。
【解決手段】 プロセスに起因する欠陥と、他の疑似欠陥とを切り分けるための切り分けサイズが、切り分けサイズ記憶部(21)に記憶される。欠陥の情報が、欠陥情報記憶部(17)に記憶される。処理装置が、画像データに基づいて、ウエハ表面上の欠陥を検出し、欠陥の情報を、欠陥情報記憶部に記憶させる。ウエハ表面の欠陥検出を行うべき範囲の全域について欠陥検出処理が終了する前に、一部の範囲について検出された欠陥のサイズと、前記切り分けサイズ記憶部に記憶されている切り分けサイズとを比較し(SB3)、該切り分けサイズ以上の大きさの欠陥が検出されている場合には、前記出力装置から検査装置異常であることを知らせる警報を出力させ(SB5)、該切り分けサイズ以上の大きさの欠陥が検出されていない場合には、未だ欠陥検出処理が行われていない範囲について欠陥検出処理を行う(SB6)。 （もっと読む）

【課題】ＴＥＧの存在する分割予定ラインをカーフチェックの対象とした場合であっても、ＴＥＧに影響されることなく、正確なチッピング検出を行えるようにする。
【解決手段】ＴＥＧが存在する分割予定ラインを切削した場合とＴＥＧが存在しない分割予定ラインを切削した場合との撮像画像上の特性の違いに基づきＴＥＧが存在する分割予定ラインを判定し（ステップＳ６）、さらに、ＴＥＧが存在する分割予定ラインについてはＴＥＧ領域抽出工程（ステップＳ８）によってＴＥＧ領域を抽出することで、ＴＥＧの存在しない部分のみをチッピング領域として認定するようにした（ステップＳ７，Ｓ９）。 （もっと読む）

【課題】
電気的評価を行わなくても、最適なプロセス条件を決定することができる半導体欠陥検査装置、および半導体欠陥検査方法を提供する。
【解決手段】
試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の領域ごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。また、試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の製造プロセスごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。 （もっと読む）

【課題】欠陥検査結果から不良発生率を容易に予測することが可能な欠陥分類装置を提供すること。
【解決手段】データベース２４には、欠陥検出回数と不良発生率との関係が予め格納される。欠陥同一判定部２１は、複数の検査工程に配置された欠陥検査装置によって検出された欠陥が同一欠陥であるか否かを判定して欠陥検出回数を求める。不良発生率導出部２２は、データベース２４を参照して、欠陥同一判定部２１によって求められた欠陥検出回数から不良発生率を導出する。したがって、欠陥検査結果から不良発生率を容易に予測することが可能となる。 （もっと読む）

【課題】試料表面の撮像画像を検査して試料表面のパターンの欠陥を検出する欠陥検出において疑似欠陥の発生を効果的に抑制する。
【解決手段】試料２の表面に形成されたパターンの欠陥を検出する欠陥検査装置１は、撮像部１３により撮像された撮像画像上にて検出された欠陥候補のサイズが撮像部１３の結像光学系の解像限界よりも小さく、かつ欠陥候補を示す欠陥候補画素の周囲の画素からこの欠陥候補画素までのグレイレベル値の空間的変化が結像光学系の解像力を超えているとき、この欠陥候補を疑似欠陥として判定する疑似欠陥判定部３１を備える。 （もっと読む）

【課題】既知の欠陥分布に関する知識情報に基づいてそれに対応した欠陥分布をもつ基板群を精度良く分類でき、未知の欠陥分布が発生した基板をも自動的に分類できる基板分類方法および基板分類装置を提供すること。
【解決手段】各基板上で欠陥が存在する閉領域を１個以上抽出して、その閉領域を占める欠陥の群を対象欠陥クラスタとして定める（Ｓ１０１）。既知欠陥クラスタに関する知識情報を用意する。Ｓ１０１で得られた複数の対象欠陥クラスタを、既知欠陥クラスタに類似する既知グループと既知欠陥クラスタに類似しない未知グループとに分類する（Ｓ１０２）。基板群を既知グループと未知グループとに分類する（Ｓ１０３）。未知グループに分類された対象欠陥クラスタを複数のサブグループに分類することによって、未知グループに分類された基板群を複数のサブグループに分類する（Ｓ１０５）。 （もっと読む）

【課題】配線要素の抵抗を正確に測定することができる半導体集積回路およびその検査装置を提供する。
【解決手段】端子１４〜１６、４１、４２を有する半導体パッケージ４０と、この半導体パッケージ４０に収納され、ＩＯパッド２５を有する半導体チップ５０からなり、接続要素を用いてＩＯパッド２５を対応する端子に接続する構成の半導体集積回路において、ＩＯパッド２５に流れる電流を変化させて、そのときのＩＯパッド２５の電圧と電流を測定することにより、接続要素の抵抗値を正確に測定できるようにした。断線には至らないが、フリップチップバンプの接合不良や微細配線の形成不良を検出することができるので、２次実装時のストレスや長期使用で発生する断線を事前に検出することができる。 （もっと読む）

【課題】シリコンウェーハを水銀プローブ法により短時間で評価するための手段を提供すること。
【解決手段】弗酸処理を施したシリコンウェーハ表面と水銀を接触させ、シリコンウェーハと水銀との間に電圧を印加して電気的特性を測定することによりシリコンウェーハを評価する方法。前記測定中、少なくとも、シリコンウェーハの水銀と接触する表面近傍の湿度を５０％以上に制御する。 （もっと読む）

【課題】検査時間を短縮できる異物判定装置および方法を提供すること。
【解決手段】本発明の異物判定装置１は、ウェハ９の検査面９１上に載置される基準板４と、基準板４に所定の圧力をかける加圧手段６とを備えている。また、加圧手段６により基準板４に所定の圧力が加えられた状態で、ウェハ９と基準板４との隙間を測定する測定手段７を備えている。さらに、異物判定装置１は、隙間が閾値より小さい場合には、そのウェハ９の検査面９１には除去が必要な異物Ｘ２は存在しないと判定し、隙間が閾値以上の場合には、そのウェハ９の検査面９１には除去が必要な異物Ｘ２が存在すると判定する判定手段８１１を備えている。従って、検査面９１に除去が必要な異物Ｘ２は存在しないと判定されたウェハ９においては、当該ウェハ９に付着する異物Ｘ１，Ｘ２の位置の測定および除去を不要にできるので、その分、検査時間を短縮できる。 （もっと読む）

【課題】ランク分けにて装置を大型化することなく、生産管理が容易で、かつ組み立て不良の発生を防止することができる半導体装置の製造方法及びシステム、並びにこれによって製造された半導体装置を提供する。
【解決手段】ウエハのダイシング後、マウントテープにクリップリングを装着し、個片化された各半導体チップが互いに離間するようにマウントテープを拡張させた状態で、マップデータに基づいてマウントテープ上の半導体チップのうちＡランクの半導体チップをダイボンディングする。Ａランク品のダイボンティングが終了した複数のマウントリングを、クリップリングを装着したままキャリアマガジンに収容する。そして、Ｂランク品の組み立て要求に応じて、キャリアマガジンからマウントリングを取り出し、マップデータに基づいて、マウントテープ上の半導体チップのうちＢランクの半導体チップをダイボンディングする。 （もっと読む）

【課題】検査装置の検出欠陥数の増大に伴い、データ処理／整理に多くの時間を要する。操作性を改良して、使い勝手を向上させ、原因究明の手がかりを早期に探索できる機能を備えた欠陥レビュー方法および装置を提供する。
【解決手段】検査装置とレビュー装置から出力されたデータを処理し、同じ検査条件あるいは検査条件を変えて複数回検査した結果の欠陥マップと、その画像一覧とを並べて表示し、かつ、両者の欠陥をリンクさせ、所望の欠陥が検出できているか、大量の画像データから確認・判定する事が出来る欠陥レビュー方法および装置を提供する。 （もっと読む）

【課題】 従来の検査方法では、第１および第２の検査環境で測定した電源電流値が、それぞれ基準値を満たしていても、電源電流値の温度依存性が温度に比例して減少している不良品の半導体チップを検出することができないという問題を有している。
【解決手段】 本発明に係る検査方法では、第１の検査環境下で半導体チップの電気的特性を測定する第１検査工程と、第１検査工程で得られた第１の測定値を記憶装置に記憶する第１測定値記憶工程と、第２の検査環境下で半導体チップの電気的特性を測定する第２検査工程と、第２検査工程で得られた第２の測定値と前記第１の測定値との比が所定の規格値を満たすか否かを判定する測定値比較工程とを有することで、上記課題を解決することができる。 （もっと読む）

【課題】１工程単独の欠陥数の歩留まりに対する影響を定量的に把握することができる欠陥解析方法を含むデバイスの製造方法を得る。
【解決手段】所定の工程による新規欠陥の有無及び電気テスタによる良否判定をチップ単位に行った後、ウエハ上の複数のチップを(1)新規欠陥なし・良品、(2)新規欠陥なし・不良品、(3)新規欠陥有り・良品、(4)新規欠陥有り・不良品の４種類に分類し、この分類結果に基づき、所定の工程の新規欠陥によってのみ不良となったチップ数と推測される新規不良チップ数、所定の工程の新規欠陥によってチップを不良にした割合と推定される致命率及び所定の工程によって不良となったチップ数と推定される工程不良チップ数を求める。 （もっと読む）

【課題】ＬＳＩの製造途中において、中間製造物のトランジスタ性能を推定することにより、各中間製造物に合った適切な品種を決定し、ＬＳＩ製造における歩留まりを向上させる。
【解決手段】ストラクチャードＡＳＩＣ製造時において、トランジスタ層またはトランジスタ層およびメタル１層が形成された中間製造物を製造後、当該中間製造物ごとのトランジスタ速度を測定し、この測定結果とトランジスタ速度に関連付けられた統計データとを用いて、トランジスタ速度の最大遅延推定値を算出する。そして、この算出結果に基づいて、ＬＳＩの品種リストの中から、ストラクチャードＡＳＩＣの品種を決定する。 （もっと読む）