【課題】誤り訂正が発生したとしてもデータ伝送が待たされる時間を少なくし、データ転送に要する時間を短縮することが可能なデータ転送装置、メモリ制御装置、およびメモリシステムを提供する。
【解決手段】データ転送元の第１メモリ装置２００の第１メモリアドレスと、データ転送先の第２メモリ装置の第２メモリアドレスと、転送データに誤りが検出されたか否かを示す誤り信号と、誤り訂正が完了して第２メモリ装置１０６に格納しているデータが有効であるか否かを示す有効信号を記憶する領域を複数含むデータ情報記憶領域１０９と、第２メモリ装置に格納しているデータのうち、データが有効であるメモリのアドレスである第２メモリ有効アドレスを出力し、第２メモリ装置の第２メモリ有効アドレスからデータを読出し、読出したデータと共に、第２メモリ有効アドレスに対応する第１メモリ装置のアドレスを転送する制御部１０８とを有する。 （もっと読む）

【課題】固定的に生じているエラーを含む場合は、訂正能力を超えて訂正を行う。
【解決手段】エラー訂正回路は、入力データに含まれるエラーの種別を判別する第１のエラー検出回路１と、エラー種別が１バイトエラーか、２バイトエラーである場合に、当該エラーが特定のバイトに固定的に発生している固定エラーであるか否かを判定する固定エラー検出回路２と、２バイトエラーに固定エラーが含まれる場合に、固定エラーが発生しているバイトの代わりとなる代替バイトを繰り返し発生するデータ発生回路４と、２バイトエラーに固定エラーが含まれる場合に、代替バイトで固定エラーが発生しているバイトを置き換えて、２バイトエラーが１バイトエラーとなるまで誤り検出を繰り返す第２のエラー検出回路３と、第２のエラー検出回路３で入力データが１バイトエラーとなったことを検出したら、当該入力データのエラー訂正を実行するエラー訂正回路５とを有する。 （もっと読む）

【課題】メモリからデータを検索するためのシステム、方法、およびコンピュータ・プログラムを提供する。
【解決手段】メモリからデータを検索するためのシステムを含むＮＡＮＤフラッシュ・メモリにおけるエラー訂正。このシステムは、メモリと通信するデコーダを含む。デコーダは、メモリにおけるページ上に記憶されたコードワードを受信することを含む方法を実行するためのものであり、コードワードは、データおよびこのデータに応じて発生された第１の層のチェック・シンボルを含む。この方法は更に、コードワードが第１の層のチェック・シンボルを用いて訂正することができないエラーを含むと判定することを含み、これに応じて、第２の層のチェック・シンボルを受信する。第２の層のチェック・シンボルは、データの受信に応じて、更にコードワードを含むページよりも前に書き込まれたメモリにおける他のページの内容に応じて発生させる。第２の層のチェック・シンボルに応じてコードワードを訂正する。訂正したコードワードを出力する。 （もっと読む）

【課題】繰り返しの障害発生を回避してプロセッサリリーフを実現するデータ障害処理装置、及びデータ障害処理方法を提供すること
【解決手段】データ障害処理装置は、誤り訂正機能を持つ記憶装置に格納されたデータにアクセスするプロセッサ３を備える。記憶装置は、データ供給時にデータに対して誤り訂正符号を付与する。障害識別部３０２は、誤り訂正符号に基づいて、前記記憶装置から供給されたデータに障害が発生しているか否かを識別する。事前評価部３０５は、訂正不可能障害が生じたデータが格納されたアドレスに再度アクセスする事前評価リクエストを発行する。救済可否判定部３０６は、前記事前評価リクエストの発行結果に応じてプロセッサリリーフが実行可能かを判定する。障害処理部３０７は、救済可否判定部の判定に応じて障害対応処理を行う。 （もっと読む）

【課題】データの処理時間を短縮するデータ処理回路及びデータ処理方法を提供する。
【解決手段】制御用ビットを含むデータを受信する受信回路２１１と、受信回路２１１から出力されたデータを保持する保持回路２１５と、受信回路２１１から出力されたデータのエラーを検出するエラー検出回路２１２と、エラー検出回路２１２により検出された制御用ビットのエラーである第１エラーを訂正する第１訂正回路と、エラー検出回路２１２で第１エラーが検出されないときは、保持回路２１５を経由したデータを出力し、エラー検出回路２１２で第１エラーが検出されたときは第１エラーが訂正されたデータを出力する出力選択回路と、を有する。 （もっと読む）

【課題】障害データが読み出しされることによってシステムを停止させるＣＰＵを備える計算機システムにおいて、障害データに対するユーザソフトウェアのアクセス状況に基づいて障害範囲を限定する。
【解決手段】プロセッサと、プロセッサに接続されるメモリとを備える計算機における障害処理方法であって、プロセッサは、メモリ保護機能を備え、第１のソフトウェアと第１のソフトウェアの実行を監視する第２のソフトウェアとを実行し、第２のソフトウェアはアドレス情報とアクセス関連情報とを含む障害情報を保持し、方法は、第２のソフトウェアが、メモリにおける障害の発生を検出するステップと、障害が発生したメモリのアドレスへのアクセスを禁止し、アクセス状況を監視するステップと、障害が発生したメモリのアドレスに対する第１のソフトウェアからのアクセスを検出した場合に障害処理を実行するステップと、を含むことを特徴とする。 （もっと読む）

【課題】動作に重要なプログラムが書き込まれているフラッシュＲＯＭ上の物理的な記憶領域のデータが不良になっている場合にもプログラムを実行できるようにする。
【解決手段】この情報処理装置は、複数のカラムを一単位とするブロック単位にデータを記憶可能な物理的な記憶領域を有するフラッシュメモリと、プログラムデータを複数のブロックに分けて前記物理的な記憶領域に書き込み、各ブロックに付与した第１のエラー訂正符号を前記物理的な記憶領域に書き込み、前記プログラムデータに付与した第２のエラー訂正符号を前記フラッシュメモリに書き込む書き込み装置とを備える。 （もっと読む）

【課題】通常の情報伝送動作中にバスの故障診断を実行できるようにする。
【解決手段】送信側デバイス１０と受信側デバイス２０とは、送信データとこの送信データに基づくエラー訂正符号とがパラレル送信されるパラレルバス３０を通じて接続されている。送信側デバイス１０は、パラレルバス３０に送信する信号を反転する信号反転部１１を有する。受信側デバイス２０は、パラレルバス３０からの受信信号を反転する信号反転部２１と、信号反転部２１から出力された信号を基にエラー検出処理とエラー訂正処理とを実行するエラー検出部２２とを有する。信号反転部１１によってすべてのバスに送信する信号が反転され、信号反転部２１によってすべてのバスから受信した信号が反転されることで、エラー検出部２２においてパラレルバス３０の故障診断が行われる。 （もっと読む）

【課題】演算処理装置において、読み出されたデータのエラーを検出してからエラーを訂正して通常の動作状態に復帰するまでの時間を短縮すること。ハードウェアの量を減らすこと。
【解決手段】チェック部４３が記憶部３３の出力データのエラーを検出すると、演算制御部３１はエラー検出信号ＥＵ＿ＰＤを出力する。演算制御部３１は、記憶部３３にエラーが発生したことを示すエラー識別信号ＧＰＲ＿ＤＡＴＡ＿ＥＲＲＯＲを出力する。命令制御部３６は、エラー検出信号およびエラー識別信号に基づいてキャンセル信号ＣＡＮＣＥＬおよび訂正開始信号ＣＯＲＲＥＣＴ＿ＳＴＡＲＴを出力する。演算処理装置１２は、キャンセル信号によって演算部３２の動作を停止し、エラーの報告処理を開始する。演算処理装置１２は、訂正開始信号によってエラー訂正部３４でのエラーの訂正処理を開始する。エラーの訂正処理はエラーの報告処理と並行して行われる。 （もっと読む）

【課題】アドレス比較回路等を不要にしてフォワーディング回路の規模を小さくして、半導体チップ上のフォワーディング回路の占める面積の小さいプロセッサを提供する。
【解決手段】プロセッサ１は、ALU１１と、ロード／ストアユニット１３と、タイマ１３ａと、ECC計算器１３ｂと、複数のECCレジスタ１３ｃと、を有する。ロード／ストアユニット１３は、主メモリ１４にデータを書き込む時に、書き込みデータとタイマ１３ａのカウント値とを主メモリ１４に書き込むと共に、その書き込みデータについてのECCが正しくないことを示すECC状態フラグデータを主メモリ１４にセットし、そのセット後、ECC計算器１３ｂに書き込みデータについてのECCを計算させ、ECCが計算して得られた後、その計算して得られたECC主メモリ１４に書き込むと共に、ECC状態フラグデータをリセットする。 （もっと読む）

【課題】安全性が要求される鉄道保安システムにおいても安全性を維持して誤り訂正符号を導入して情報を伝送してシステムの稼働率は向上させる。
【解決手段】地上装置１の送信機５は、入力した送信データに誤り訂正符号を付加して送信語を生成して通信路８に送信する。車上装置３の受信機６は、通信路８から受信した受信語に対してシンドロームを計算し、計算したシンドロームを用いて受信語の誤り訂正処理を行う。また、計算したシンドロームを用いて誤り訂正の状況を評価し、誤り訂正の状況があらかじめ設定された基準状態より良好な場合に誤り訂正処理をした受信データの出力を許可し、誤り訂正の状況があらかじめ設定された基準状態より悪くなっているとき誤り訂正処理をした受信データの出力を禁止する。 （もっと読む）

【課題】別途のデバイスを追加することなく、ＤＲＡＭバッファにエラー訂正コードを適用することのできるＤＲＡＭバッファ管理装置および方法を提供すること。
【解決手段】ＤＲＡＭバッファ管理装置およびＤＲＡＭバッファ管理方法が開示される。当該ＤＲＡＭバッファ管理装置およびＤＲＡＭバッファ管理方法においては、ＤＲＡＭバッファに記録されるデータに対するエラー訂正コードを生成し、前記データおよび前記ＥＣＣを前記ＤＲＡＭバッファに記録する。
（もっと読む）

【課題】誤り検出符号の変換過程において十分なデータ保護を行う。
【解決手段】データ保護回路４内の生成部１００＿１は、入力データＤ１ｉｎを、これを出力データＤ１ｏｕｔとして出力するための経路(Ｐ２→Ｐ４→Ｐ１０→Ｐ１３)上の一の箇所(例えば、Ｐ２とＰ４の接続ノード)から取得し、第２の誤り検出符号(例えば、ＥＣＣ Ｃ１)を生成する。検査部２００＿１は、入力データＤ１ｉｎを、前記経路上の生成部１００＿１の取得箇所よりも出力側に近い他の箇所(例えば、Ｐ１０とＰ１３の接続ノード)から取得し、第１の誤り検出符号(例えば、パリティＣ２)を用いて入力データＤ１ｉｎの検査を行う。また、接続部３００＿１は、入力データＤ１ｉｎが生成部１００＿１に次いで検査部２００＿１により取得されるよう、生成部１００＿１の取得箇所(Ｐ２とＰ４の接続ノード)と検査部２００＿１の取得箇所(Ｐ１０とＰ１３の接続ノード)とを接続する。 （もっと読む）

いくつかの実施例では、ソリッドステートディスクは、不揮発性メモリとコントローラとを有する。コントローラは、不揮発性メモリに格納されているデータに対してＥＣＣを実行し、ＥＣＣがデータを訂正できない場合、データに対してパリティ処理を実行する。他の実施例が開示及び請求される。
（もっと読む）

一実施例では、方法は、イベントの生起及び非生起の何れかを判定する工程であって、生起及び非生起の何れかがイベント判定をもたらす工程と、イベント・ビットを有するコードを処理する工程であって、上記処理は、イベント・ビットがイベント判定に対応するかを判定することにより、判定及びコードに応じる工程と、イベント・ビットがイベント判定に対応しない場合、イベント判定に対応するポイズン・ビットを生成するようコードをコード化する工程とを提供する。
（もっと読む）

【課題】フラッシュメモリのプログラムをＲＡＭに展開して使用する場合、エラーの原因がいずれのメモリにあるのか特定できない。
【解決手段】情報処理装置１０は、プログラムコードとこのプログラムコードの読み出し誤りを訂正するための第１の誤り訂正符号とを記憶するフラッシュメモリ２５と、このメモリ２５から読み出されたプログラムコード及び第１の誤り訂正符号を記憶するＲＡＭ２６と、このＲＡＭ２６に記憶されたプログラムコードを実行するＣＰＵ２１とを備えている。ＣＰＵ２１は、ＲＡＭ２６に記憶されたプログラムコードに基づいて第２の誤り訂正符号を算出する誤り訂正符号算出機能と、ＲＡＭ２６に記憶された第１の誤り訂正符号と前記誤り訂正符号算出部により算出された第２の誤り訂正符号とに基づいてメモリ２５及びＲＡＭ２６の記憶不良の有無を判定する判定機能とを有している。 （もっと読む）

【課題】データに対するチェックデータの比率を大きくすることなく、ソフトエラーに起因するデータの２ビットエラーを訂正できるようにする。
【解決手段】チェックデータ生成部３１は、データＤに対するチェックデータＣを生成し、チェックデータメモリ２に格納する。また、データＤは、チェックデータメモリ２とは別のデータメモリ１に格納する。このように、データＤとチェックデータＣと物理的に異なるメモリ１、２に格納することにより、ソフトエラーに起因してデータＤとチェックデータＣとの両方に同時に１ビットエラーが発生する確率を無視できるほど小さくすることができる。この結果、上記パターンのビットエラーを訂正するためのエラー訂正機能をチェックデータに組み込まなくとも良くなるので、チェックデータＣのビット数を少なくすることができる。 （もっと読む）

【課題】ＥＣＣによる訂正可能なビット数以上のエラー訂正を行うことを可能にする。
【解決手段】本発明によるエラー訂正方法は、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行い、また、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込む。次に前記記憶領域からデータを読み込んだ際（ステップＳ１０１）、前記代替領域を検索して前記ビットエラー情報があると判断する場合に（ステップＳ１０２／ある）前記ビットエラー情報に基づきデータを修正する（ステップＳ１０４）。 （もっと読む）

単一の仮想化ＥＣＣ-ＮＡＮＤコントローラが、ＥＣＣアルゴリズムを実行し、ＮＡＮＤフラッシュ・メモリのスタックを管理する。この仮想化ＥＣＣ-ＮＡＮＤコントローラは、スタック内の選択されたＮＡＮＤメモリ・デバイスにデータをリダイレクトし、その一方で、ホスト・プロセッサがフラッシュ・メモリ・デバイスのスタックを単一のＮＡＮＤチップとして駆動することを可能にする。
（もっと読む）