【課題】 読み出しアドレスのヒット判定が簡便なキャッシュシステムを提供する。
【解決手段】 データ記憶部１５は記憶装置３からのデータを固有の識別番号により特定される複数の記憶領域において記憶する。管理情報記憶部１１は、データ記憶部が記憶しているまたは記憶処理中のデータのアドレスと識別番号との対応関係、およびデータ記憶部による記憶が完了しているか否かを識別番号ごとに示す有効表示情報を記憶する。リフィル処理部１４は、プロセッサ部２から供給された新たなアドレスのデータを記憶すべき記憶領域である指定記憶領域を決定し、新たなアドレスのデータの出力を要求する信号を記憶装置に供給する。検査部１７は、指定記憶領域の識別番号を供給され、指定記憶領域の識別番号の有効表示情報が有効か否かを判定し、有効の場合に指定記憶領域内のデータの出力を要求する旨の信号をデータ記憶部に供給する。 （もっと読む）

【課題】 同じデータに頻繁にアクセスされるような場合であっても、キャッシュメモリの高速性をできるだけ損なわずに、キャッシュへのヒット率を可変制御できる、より好適なキャッシュ装置および演算装置の提供。
【解決手段】キャッシュコントローラ４は、プロセッサ１と主メモリ２との間に接続される。
また、キャッシュコントローラ４は、主メモリ２より高速に読み書き可能なキャッシュメモリ３と接続される。キャッシュメモリ３には、主メモリ上２のアドレスを示すタグ部１１とキャッシュブロック１３の容量値を保持する容量部１２とキャッシュブロック１３からなるキャッシュライン１４を複数備えており、プロセッサ１から主メモリ１へ読み出し要求の際、キャッシュコントローラ４は、キャッシュメモリ３に、前記要求される内容が有るか否かを調べる。キャッシュ容量決定部２２は、キャッシュブロック１５の容量値を決定し、容量部１２へ提供する。 （もっと読む）

【課題】キャッシュミスを低減し、かつメモリシステムの高性能化を図る。
【解決手段】中央制御部40が参照する下位メモリ素子48に記憶された大量の情報から取り出される第１情報が格納される第１補助記憶素子42、及び第１情報が含まれる第２情報が格納される第２補助記憶素子44を用意する。参照される情報が、第１補助記憶素子42または第２補助記憶素子44に存在するか、あるいは、参照される情報を含んでいない別の第１情報が第１補助記憶素子42に存在するか否かによって、前記下位メモリ素子48から第１情報または第２情報を選択的に取り出し、第１補助記憶素子42と第２補助記憶素子44とに選択的に格納する。 （もっと読む）

一部の実施例では、一方向全二重インタフェースを有するメモリのポストライトバッファのための方法、装置及びシステムが提供される。これについて、バッファエージェントが、データをポストライトバッファに送信し、データをアドレスに書き込むための独立した表示を前記メモリに送信するため導入される。他の実施例がまた開示及び請求される。
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キャッシュ（１２０）は、バス（１１６）に結合することができ、アレイ（１２５）と、コントローラ（１２２）とを備える。アレイ（１２５）は、複数のセット（２００，２１０，２２０）を有し、各セットは、複数のキャッシュ・ライン（２０２）を有し、各セット内の各キャッシュ・ラインは、タグおよび複数のデータ語を含む。コントローラ（１２２）は、アレイ（１２５）と結合していて、コンフィグレーション値（２３２，２３４）により、各セットの複数のキャッシュ・ライン（２０２）の第１の部分（２０５）を第１のバス動作タイプと関連付け、各セットの複数のキャッシュ・ライン（２０２）の第２の部分（２０６）を第２のバス動作タイプと関連付ける。コントローラ（１２２）は、また、バス動作中、バス（１１６）を通るデータを、バス動作のタイプが第１のバス動作タイプである場合には、第１の部分（２０５）に選択的に格納するか、またはバス動作のタイプが第２のバス動作タイプである場合には、第２の部分（２０６）に選択的に格納する。
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【課題】データ処理の効率化を図る。
【解決手段】データプロセッサは、ソフトウェアを実行することによって、命令準備処理ステージと命令実行ステージを有する命令処理プロセッサをエミュレートするように構成されている。そのソフトウェアは、第一に、２以上の命令からなるグループに関して命令準備処理ステージをエミュレートすることにより、準備処理された命令のグループを生成し、次いで、準備処理された命令のグループに関して命令実行ステージをエミュレートすることにより、準備処理された命令のグループの各命令について命令実行ステージのエミュレーションが命令の順番に順次完了するように動作できる。 （もっと読む）

【課題】データ処理におけるメモリキャッシングを効率的に行うこと。
【解決手段】 データプロセッサは、主メモリと、命令キャッシュおよびデータキャッシュと、を備え、必要とされる命令を前記命令キャッシュから検索し、前記必要とされる命令が前記命令キャッシュに存在しない場合、前記データキャッシュから検索し、前記必要とされる命令がデータキャッシュに存在しない場合、前記必要とされる命令を前記主メモリから前記命令キャッシュにフェッチするように機能する命令フェッチロジックと、データ値を前記データキャッシュのデータアドレスの位置に書き込み、そして前記命令キャッシュにおいても前記アドレスが記述されている場合、そのデータ値を前記命令キャッシュに書き込むように機能するデータライトロジックと、前記データキャッシュから前記主メモリにデータを転送するように機能するキャッシュ制御ロジックと、を実行する。 （もっと読む）

【課題】
ノンブロッキング・ロード機能を備えたマイクロプロセッサであっても、非整列ロード命令が発行された場合、若しくはキャッシュアクセスにおいてキャッシュミスがあると、パイプラインストールが発生する。
【解決手段】
ロード・ストア・ユニット２２は、ロード先レジスタのロード前の値を格納するＴｏｐレジスタ１０３と、命令デコード部１３より発行されたロード命令が、非整列ロード命令であるか否かを判定する非整列命令判定部１０４と、Ｔｏｐレジスタ１０３に保持されたデータを格納可能な退避レジスタ１０６とを備えており、非整列命令判定部１０４が非整列ロード命令と判定した場合に、Ｔｏｐレジスタ１０３の格納データを退避レジスタ１０６に格納し、Ｔｏｐレジスタ１０３を命令デコード部１３が発行する後続命令に使用可能とする。 （もっと読む）

プロセッサーのフェッチセクションは命令を取得するための命令キャッシュといくつかのステージのパイプラインを備える。命令は、キャッシュライン境界を横切ってもよい。パイプラインステージは２つのアドレスを処理し完全な境界を横切る命令を回復する。そのような処理の期間に、命令の第２の部分がキャッシュに存在しないなら、第１のラインに関するフェッチは無効とされ再循環される。この第１のパスに対して、そのデータのいずれかをプロセッサーの後段のステージに渡すことなく、命令の第２の部分のためのアドレスの処理は、より高いレベルのメモリからキャッシュに命令データをロードするためのプリフェッチ要求として取扱われる。第１のラインアドレスが再びフェッチステージを通過すると、第２のラインアドレスが通常の順番で続き、命令の両方の部分は、キャッシュからフェッチすることができ、通常の方法で結合することができる。
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複数の動作状態をもつプロセッサのための命令をキャッシュに入れる方法および装置。プロセッサの動作状態の少なくとも２つは、異なる命令セットを支援する。プロセッサが状態の１つにおいて動作している一方で、命令のブロックがメモリから検索される。命令は、前記状態の１つにしたがってプリデコードされ、キャッシュにロードされ得る。プロセッサまたは別のエンティティは、キャッシュ内のプリデコードされた命令の１つがプロセッサによって要求されると、プロセッサの現在の状態が、命令をプリデコードするのに使用された前記状態の１つと同じであるかどうかを判断するのに使用され得る。 （もっと読む）

【課題】キャッシュメモリ内蔵のＣＰＵを有する集積回路装置において、機能を低下させることなくキャッシュメモリの消費電流を減らすこと。
【解決手段】本集積回路装置１０は、ＣＰＵ２０とキャッシュメモリ３０とキャッシュインターフェース回路４０と、ＣＰＵの要求データ幅よりも大きいバス幅を持つキャッシュデータバスとを含み、前記キャッシュインターフェース回路４０は、要求アドレスに基づきＣＰＵの要求データ幅よりも大きいキャッシュデータバスのバス幅分のデータを読み出し、読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持し、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されている場合には、データ保持回路に保持されているデータをＣＰＵにむけ出力し、ＣＰＵの要求アドレスに応じたキャッシュメモリへのアクセスを行わないサイクルはキャッシュメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する。 （もっと読む）

【課題】 ＣＰＵとＭＭＵとをつなぐバスの混雑度を予測し、ＣＰＵの効率的な動作を図る。
【解決手段】 命令デコーダ１３で命令をデコードして得られるオペコードをスカラリクエスト数計算部４２に送信する。スカラリクエスト数計算部４２は、発行されるメモリリクエスト数の期待値を計算し、登録時計算制御部４６等を経由して演算器４８に送信する。また、主記憶部２１からデータの読み出しが終了した際には、終了時計算制御部４７で実行が完了したメモリリクエスト数が計算され、演算器４８に送信される。演算器４８はリクエストカウンタ４９の保持値と登録時計算制御部４６と終了時計算制御部４７とから送信された値とを加算し、結果をリクエストカウンタ４９に格納する。リクエストカウンタ４９の格納値に従って、動作制御部５０内の各制御部５１〜５４からメモリアクセス中の動作を最適化するような各種制御信号を出力する。 （もっと読む）

【課題】キャッシュヒットを向上させるために、常駐させるべき命令コードやデータをキャッシュメモリ３に常駐させる。
【解決手段】システムを動作させるためのプログラムやデータの処理を行うＣＰＵ１と、プログラムの命令コードやデータを格納するための低速でかつ大容量の主記憶装置２と、主記憶装置２より小容量でかつ高速な、命令コードやデータを一時的に格納するためのキャッシュメモリ３と、キャッシュメモリ３の置き換えや読み出し動作を行うキャッシュメモリ制御回路４と、キャッシュメモリ３に常駐させた命令コードやデータの領域を置き換え動作時の置き換え対象から除外するための置き換え候補制御回路５とを備えて構成することで、常駐させるべき命令コードやデータが存在しているキャッシュメモリ３の領域を設ける。
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【課題】 演算を実行した演算結果をキャッシュとは別の演算結果メモリに格納しておくことにより、演算結果の取得を高速にする。
【解決手段】 命令処理回路３０からの読み出し要求により、キャッシュ１０は、キャッシュヒット・ミスを判定し、ミスであると、キャッシュミス情報を命令処理回路３０に出力する。命令処理回路３０は、キャッシュミス情報により、外部メモリ５０にフィル要求を出力し、外部メモリ５０は、フィルデータを出力する。キャッシュ１０は、フィルデータを格納する。演算回路４０は、フィルデータに対する演算を実施し、演算結果を出力する。演算結果メモリ２０は、演算結果をキャッシュ１０のセットと対応するセットに格納する。命令処理回路３０は、演算結果読み出し命令により、演算結果メモリ２０から演算結果を読み出す。 （もっと読む）

【課題】複数の仮想マシンが存在する環境内において、仮想マシン間でページを共有する方法を提供すること。
【解決手段】まず、第２の仮想マシンとのページ共有のために第１の仮想マシンの一時ゲスト物理アドレスレンジが割り振られる。一時レンジは、第１の仮想マシンのゲスト物理アドレス空間内にある。第２の仮想マシンから、第１の仮想マシンが利用可能なページに対するＤＭＡ要求などのアクセス要求が受信される。ページに対する保留アクセスの参照カウントがインクリメントされて保留アクセスが示され、ページは一時ゲスト物理アドレスレンジ内にマッピングされる。ページがアクセスされ、参照カウントはデクリメントされる。次いで、参照カウントがゼロである場合、一時ゲスト物理アドレスレンジ内のマッピングが削除される。 （もっと読む）

【課題】非選択データの冗長な書き込み操作を不要とでき、ページの配列を書き換えに効率の良い状態に最適化することが可能な記憶装置を提供する。
【解決手段】記憶装置５０において、外部との入出力インターフェース回路５３には内部バスＢＳ５０を介してＮＡＮＤ型フラッシュメモリよりなる大容量のメインメモリ５１と、強誘電体メモリよりなる比較的小容量の補助メモリ５２が接続されており、さらに転送制御回路５４を有し、メインメモリ５１は内部が高並列化されており、３２ｋＢのデータ群が単位ページとして同時にアクセスされ、内部バスＢＳ５０に入出力転送される。装置内部にはページを管理単位としたアドレステーブル６０が構築されている。インターフェース回路５３は内部に３２ｋＢのページバッファーを備え、内部バスＢＳ５０から一旦ページ単位でデータを取得し、５１２Ｂのファイルセクター単位でデータを入出力する。 （もっと読む）

【課題】 ライトアロケート方式のキャッシュメモリを採用するデータ処理システムにおいて、キャッシュミス時の無駄なメモリリードを防ぎ、データ処理を高速に行う。
【解決手段】 メインメモリ３００からキャッシュメモリ１００に圧縮データが格納され、該圧縮データに対応する伸長データの容量が算出される（ステップＳ００２）。後のデータ書込みの際にキャッシュミスが生じないように、伸長データの格納先アドレスがキャッシュメモリ１００に書き込まれ、算出したデータ量に対応するデータ領域が前記キャッシュメモリ内に確保される（ステップＳ００３）。キャッシュメモリ１００に格納された圧縮データは伸長され、該伸長データはキャッシュメモリ内に確保された領域に書き込まれる（Ｓステップ００４）。キャッシュメモリ１００に格納された伸長データは、キャッシュメモリコントローラ１５０によりメインメモリ３００に移動される。 （もっと読む）

【課題】 顧客プログラムの保護の強化を図る。
【解決手段】 命令コードを実行可能な中央処理装置（１６００）と、暗号化された命令コードを保持可能な命令キャッシュ（１００）と、上記中央処理装置と上記命令キャッシュとの間に配置され、上記暗号化された命令コードを、上記命令キャッシュを介して取り込み、それを復号化して上記中央処理装置に供給するための命令コード復号化論理（３００）と、を含んでデータ処理装置を構成することにより、上記命令キャッシュの内容を暗号化された命令コードとし、復号化された命令コードが命令キャッシュに格納されるのを回避することで、顧客プログラムの保護の強化を達成する。 （もっと読む）

キャッシュメモリ割り込みサービスルーチン（ＩＳＲ）は、それらが割り込みする命令ストリーム（３０１）の必要な命令の置換を生じさせる。これは、ＩＳＲ（３０２）の実行前に命令キャッシュ（１０２）に含まれる命令が、ＩＳＲ命令によって上書きされるので、「命令キャッシュトラッシング」として知られている。命令キャッシュメモリのトラッシングを低減するために、命令キャッシュは、実行中、第１のメモリ部分（５０１ａ）及び第２のメモリ部分（５０１ｂ）に動的に分割される。第１のメモリ部分（５０１ａ）は、現在命令ストリーム（３０１）の命令を記憶し、第２のメモリ部分（５０１ｂ）は、ＩＳＲ（３０２）の命令を記憶する。このように、ＩＳＲ（３０２）は、第２のメモリ部分（５０１ｂ）にのみ影響を及ぼし、第１のメモリ部分（５０１ａ）に記憶された命令データが損なわれないままにする。命令キャッシュ（１０２）のこの分割は、プロセッサのフェッチ処理を低減するとともに、命令キャッシュメモリ（１０２）のパワー消費を低減する。
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【課題】 電子機器のスタートアップ時間を飛躍的に短縮させるようにする。
【解決手段】 ＲＯＭ１００３のデータセグメントの初期値が格納されたエリアから、データセグメントの対応するエリア（ＲＡＭ１００４）へデータコピーが行われたかどうかを記憶する複写済みエリア管理テーブル１０７を有し、ＲＡＭ１００４のデータセグメント内にあるＲＯＭ１０３からのデータコピーが未だ行われていないエリアに対するアクセスを検出すると、実行中のプログラムを中断して、ＮＭＩ割り込みハンドラの処理の中でデータコピーを行った後、複写済みエリア管理テーブル１０７の情報を更新して、前記プログラムの実行を再開することにより、データセグメントの初期値をＲＯＭ１００３からＲＡＭ１００４へコピーする動作を、オンデマンドに分散して行う。 （もっと読む）