【課題】 強化型動的アドレス変換ファシリティを提供すること。
【解決手段】 一実施形態において、変換すべき仮想アドレス、及び変換テーブル階層構造の変換テーブルの初期基点アドレスが取得される。仮想アドレスのインデックス部分を用いて、変換テーブル内のエントリを参照する。フォーマット制御フィールドがイネーブルであれば、主ストレージ内の大データ・ブロックのフレーム・アドレスが変換テーブル・エントリから取得される。大データ・ブロックは少なくとも１Ｍバイトのサイズのブロックである。次いで、フレーム・アドレスを仮想アドレスのオフセット部分と組み合わせて、主ストレージ内の大データ・ブロック内の所望のデータ・ブロックの変換アドレスを形成する。次いで、変換アドレスによってアドレス指定される所望の大データ・ブロックにアクセスする。 （もっと読む）

【課題】アドレッシング可能なメモリからなる階層メモリを持つシステムにおいて、命令やコンフィギュレーションの転送を高速かつ効率的に行うようなソフトウェアプログラムを作成する技術を提供する。
【解決手段】ソースプログラム１１０を入力し、アドレッシング可能なメモリからなる少なくとも３階層の階層メモリを有する情報処理装置において稼動する最終ＣＰＵコード１３０を出力するＤＲＰ向コンパイラ１００であって、前記情報処理装置のプロセッサに対する命令列またはコンフィギュレーションを、前記階層メモリにおいて、前記プロセッサに近いメモリを上層として、下層のメモリから上層のメモリへ段階的に転送するコードを出力する。 （もっと読む）

【課題】１回あたりのコンテキストスイッチ、特にリストアの処理時間を短縮し、システム全体のパフォーマンスを効率よく引き出すことができる計算機システムを提供することである。
【解決手段】コンテキストリストア時に正しい実行コードをリストアする部分とトラップを発生する部分を決定する機能と、コンテキストリストア処理時に前記決定機能に基づいて一部の実行コードを正しくリストアし，他の部分はトラップを発生する命令を埋める機能と、サブプロセッサ実行中にトラップが発生したときに，コンテキストリストア時に埋めたトラップであることを識別し，該当する部分を主メモリからローカルメモリにリストアし実行を継続する機能とを備える。 （もっと読む）

【課題】本発明は、命令キャッシュメモリからフェッチした、リピートブロック（反復実行する命令コード群）を含む命令コードを実行するマイクロプロセッサにおいて、プログラム中のリピートブロックを実行する場合に余計な電力の消費を抑制できるようにする。
【解決手段】たとえば、プログラム中のリピートブロックの実行時、リピートブロックの最初の反復により、リピートブロックの先頭にプログラム実行が戻るタイミングから、リピートバッファ１４上にリピートブロックの先頭からの命令コードの格納を開始する。リピートバッファ１４への命令コードの格納を終了した後は、リピートブロックの反復により、リピートブロックの先頭にプログラム実行が戻るたびに、命令フェッチユニット１８にリピートバッファ１４から命令コードを供給する構成とされている。 （もっと読む）

【課題】仮想マシンデバイスの動的割り当てに関する方法及びシステムを提供する。
【解決手段】特定のメモリ量をイジェクトする要求が、ハイパーバイザ２００からｖＡＣＰＩ３１８によって受信された場合、集約された単一のイジェクト通知が、ｖＡＣＰＩ３１８によって仮想メモリ資源オブジェクト３３０へ送信される。仮想メモリ資源オブジェクト３３０は、次に、要求を仮想メモリ資源ドライバ３１５へ送信する。仮想メモリ資源ドライバ３１５は、要求を満たすのに十分な仮想メモリデバイスが使用中でないか否かを判断する。仮想メモリ資源ドライバ３１５が、要求を満たすのに十分な仮想メモリデバイスを特定した場合、各仮想メモリデバイスに対する個別のイジェクト要求が、仮想メモリ資源ドライバ３１５によって内部で生成され、イジェクトされるメモリデバイスに対応する各仮想メモリオブジェクトへ送信される。 （もっと読む）

【課題】転送データをデータグループごとにグループ分けし、ｎウェイセットアソシアティブ方式のキャッシュメモリに、同一のデータグループに属する転送データを登録するときには、登録先のウェイを固定することである。また、ウェイ番号を直接指示することなく、登録先のウェイを固定することである。
【解決手段】プロセッサコアが所定の命令を実行したときに転送される転送データに対して、データグループを定めることと、ｎウェイセットアソシアティブ方式のキャッシュメモリにおけるあるウェイに、あるデータグループを割り当てることと、このデータグループと同じデータグループに属する転送データをキャッシュメモリに登録するときに、上記ウェイに登録することとを具備する登録先ウェイの固定方法によって解決する。 （もっと読む）

【課題】非投機的にプリフェッチしたデータがアクセスされる以前にキャッシュメモリから破棄されるのを防止し、ハードウェア量が増大するのを抑制する。
【解決手段】プロセッサから充填リクエストを受け付けたときには主記憶からキャッシュメモリへデータを読み込んでキャッシュメモリへ登録し、プロセッサからメモリ命令を受け付けたときには前記キャッシュメモリのデータにアクセスするキャッシュ制御部と、を備えたキャッシュメモリにおいて、キャッシュメモリのキャッシュラインは、登録されたデータが充填リクエストによってキャッシュラインへ書き込まれたか前記メモリ命令によってアクセスされたか否かを示す情報を格納する登録情報格納部を備え、キャッシュ制御部は充填リクエストに基づいてプリフェッチするときに登録情報格納部に情報をセットし、メモリ命令に基づいてキャッシュラインへアクセスするときに登録情報格納部の情報をリセットする。 （もっと読む）

プログラムで混用されることができる少なくとも２つの長さの命令を有する可変長命令を取得し実行することが可能なプロセッサにおけるプレデコード修復キャッシュが説明される。命令キャッシュは、少なくとも、第１の長さを有する命令と第１の長さより長い第２の長さを有する命令とを命令キャッシュ・ラインに格納するように動作可能である。プレデコーダは、命令キャッシュから取得した修復されたプレデコード情報を形成するための、無効プレデコード情報を有する命令をプレデコードするように動作可能である。プレデコード修復キャッシュは、命令キャッシュ内の２つのキャッシュ・ラインにまたがる第２の長さの命令に関係づけられた修復されたプレデコード情報を格納するように動作可能である。また、プレデコード修復キャッシュを満たすための方法、および２つのキャッシュ・ラインにまたがる命令を実行するための方法が説明される。 （もっと読む）

【課題】 プログラム動作中に動的にキャッシュ制御を変更することが可能で、キャッシュの利用効率を効果的に高めるプロセッサを提供する。
【解決手段】 キャッシュメモリ（１３２）を内蔵するプロセッサ（１０）が、動作するプログラム（３０）からの主記憶メモリ（２０）に対するアクセスに際し、キャッシュメモリの利用の有無を変更可能に指定する動作モード情報（４３）と、プログラム中のアクセス命令語におけるキャッシュメモリ利用の指定とに基づいて、キャッシュメモリ（１３２）の利用を制御する。 （もっと読む）

【課題】ＣＰＵの回路規模を削減することができ、その結果として、処理速度を向上させることができる半導体集積回路を提供する。
【解決手段】ＣＰＵは、変数が記憶されている実アドレスの一部を表す変数名のアドレス、変数が記憶されている実アドレスから、アクセスしようとする実アドレスまでのバイト数を表すバイト位置の情報、および、変数のワード数を表すワード数の情報を含むＴＡＧを、ＴＡＧ／アドレス変換器に出力する。ＴＡＧ／アドレス変換器は、変数変換テーブルに記憶され、変数が記憶されている実アドレスの内のＴＡＧに含まれる変数名のアドレス以外の部分を表す変数ベースアドレスとＴＡＧに含まれる変数名のアドレスとを合成して、変数が記憶されている実アドレスを生成し、ＴＡＧに含まれる変数名のアドレスに対応する実アドレス、バイト位置の情報およびワード数の情報を使用して、バスを介して各種のデバイスをアクセスする。 （もっと読む）

【課題】所定日時に処理される定常処理データの高速なリードライト。
【解決手段】処理項目に対応した処理日時及びデータ長が予め定められている複数の定常処理データを格納したＤＫＵ１６と、この定常処理データをアクセスするホストコンピュータ１と、該ホストの指示により定常処理データのＲ／Ｗを行うＤＫＣ８とを備え、ホストコンピュータ１が、定常処理データの処理項目に対応した処理日時及びデータ長を含む計画リスト情報７を作成し、これを受けたＤＫＣ８が、日時が常駐領域１５に記憶した定常処理データの処理日時に到達する前に、常駐領域１５に記憶した複数の定常処理データのデータ長を合算した記憶領域量を設定し、該常駐領域１５にＤＫＵ１６から読み出した定常処理データを記憶し、ホストコンピュータ１からの指示により常駐領域１５に記憶した複数の定常処理データのリードライト処理を行うもの。 （もっと読む）

【課題】キャッシュデータ全体に占めるダーティデータの割合が高い場合において必要な面積および処理時間の増大を抑止できるキャッシュメモリシステムを提供する。
【解決手段】ダーティテーブル制御回路３１は、ライトリクエストによりダーティテーブルメモリ３０に記憶された第２アドレスの数が所定数を超えた場合すなわちダーティテーブルメモリ３０が溢れた場合には、オーバーフロービットにその旨を記憶する。そして、ダーティテーブルメモリ３０が溢れた状態でコピーバックを行うときは、ダーティテーブルメモリ３０を参照せず、タグ部２０に記憶されたダーティビットをスキャンすることにより、第２アドレスを検知する。 （もっと読む）

【課題】プリフェッチサーバが既述の先読みを行う計算機システムにおいて、ＤＢサーバに対するクエリが多重に発生してもストレージ装置への負荷が増加することを抑制できる計算機システムを提供する。
【解決手段】ＤＢＭＳが稼動するＤＢサーバと、ＤＢのデータを記憶するストレージ装置に接続したプリフェッチサーバに、先読み効果の判定に必要となる情報を保持し、先読みＩ／Ｏを発行する時点で先読み効果が得られるかどうかの判定処理を実施し、その判定処理で先読み効果が得られると判定した先読みＩ／Ｏをストレージ装置に発行する。 （もっと読む）

【課題】処理装置による処理対象の所定のデータに対する読み出しのアクセス時間を短縮させることのできるデータ先読み装置を提供する。
【解決手段】データ先読み装置は、データ記憶手段における処理対象のデータが記憶されている記憶領域のアドレス範囲情報を記憶するアドレス範囲情報記憶手段と、データ記憶手段から先読みされるデータを保持するデータ保持手段と、アドレス範囲情報記憶手段に記憶されているアドレス範囲情報を基にデータ記憶手段からデータを先読みするとともに、該先読みしたデータをデータ保持手段に書き込む制御手段と、処理対象のデータをリード要求する処理装置から出力される当該所定のデータにかかわるアドレス情報を基にデータ保持手段からデータを読み出し、該読み出したデータを前記処理装置に向けて出力するデータ読み出し手段と、を備える。 （もっと読む）

【課題】ソフトウェア処理毎に必要なメモリアクセス機能を１つの制御回路に持たせると、回路が複雑化し、動作周波数が上がらないか、もしくはメモリアクセスにかかるサイクル数が増加してしまう。
【解決手段】ＣＰＵ１０からメモリ３０，４０へのアクセスに擬似物理アドレスを使用する。この擬似物理アドレスによりソフトウェア処理毎に必要な機能ブロック７１，７２，７３を選択し、選択した機能ブロックで実物理アドレスへのアドレス変換を行う。メモリアクセス機能をＣＰＵ１０から並列に持たせることで、ソフトウェアごとに最適なメモリアクセス処理を施し、更に動作周波数の低下を招いたり、メモリアクセスにかかるサイクル数を増加させたりすることなく、メモリアクセス性能を向上させる。 （もっと読む）

【課題】書き込みの処理が遅いメモリに対するアクセスを効率化する。
【解決手段】メインメモリから読み出したデータ、および、メインメモリに書き込むデータをキャッシュする記憶装置であって、複数のキャッシュセグメントを有し、メインメモリと一致するデータを保持する１以上のキャッシュセグメントを、予め定められた基準数を上限に、書き換えから保護される状態である保護状態に設定しているキャッシュメモリと、書込みのキャッシュミスに応じ、保護状態でないキャッシュセグメントの中から選択したキャッシュセグメントを、書込みデータをキャッシュするために割り当てて、その選択したキャッシュセグメントにデータを書き込むキャッシュ制御部とを備える記憶装置を提供する。 （もっと読む）

可変長命令セットからの命令を実行するプロセッサでは、プレロード命令は、命令キャッシュラインに対応するデータブロックメモリから読み出し、データブロックにおいて可変長命令セットからの命令をプレデコードし、命令キャッシュの中へ命令およびプレデコード情報をロードする。命令実行部は、プレデコーダに第１有効命令のデータブロック内の位置を指示する。プレデコーダは、各命令の長さおよびその結果命令境界を連続的に決定する。第１有効命令の位置を識別する命令キャッシュラインオフセット指標が生成されてもよく、様々な方法におけるプレデコーダに提供されてもよい。
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【課題】プロセッサが、メインメモリ上のデータが記憶された一時記憶装置の領域を示すアドレスを取得し、そのアドレスを用いて一時記憶装置へデータアクセスを行うことにより、一時記憶装置にデータが記憶されているか否かの判定を省略することを可能にする。
【解決手段】本発明のローカルメモリの制御プログラム１０ｂは、プロセッサがアクセスするデータを示すメインメモリアドレスを受信する機能と、メインメモリアドレスを対応するローカルメモリアドレスに変換する機能と、メインメモリアドレスに指定されるメインメモリ５０上のデータを、対応するローカルメモリアドレスに指定されるローカルメモリ（２０ａ）上の領域に複製する機能と、プロセッサ（１０ａ、１０ｂ）に、対応するローカルメモリアドレスを用いてローカルメモリに対して直接アクセスを行わせるために、ローカルメモリアドレスをプロセッサ（１０ａ）に送信する機能とを有する。 （もっと読む）

第１のプロセッサ命令セット動作モードで実行される命令プリロード命令は、異なる第２の命令セット中の命令を正しくプリロードするように動作可能である。命令は、命令セットプリロードインジケータ（ＩＳＰＩ）に応答して第２の命令セット符号化に従ってプリデコードされる。様々な実施形態では、ＩＳＰＩは、プリロード命令を実行する前に設定でき、またはプリロード命令もしくはプリロード目的アドレスの一部を備えることができる。
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【課題】パイプラインにおける有効な命令の処理率を向上させるプロセッサシステムを提供すること。
【解決手段】本発明の一形態のプロセッサシステムは、パイプラインに、キャッシュメモリ（２）と、複数の命令を格納する命令フェッチバッファ（４１）と、前記キャッシュメモリに対するデータアクセスを要求する実行モジュール（６）と、前記実行モジュールのデータアクセスに係る情報を出力するタグメモリ（３２）と、前記命令フェッチバッファのエントリ情報と、前記タグメモリからのデータアクセスに係る情報とに基づき、前記キャッシュメモリに対するアクセスを調停する調停回路（１）と、を備える。 （もっと読む）