【課題】 従来のプリフェッチ方法では、リンクリスト式のプログラムに対応することはできなかった。
【解決手段】 コンピュータを用いたリンクリスト構造を含むプログラムを処理する際のプリフェッチ方法であって、プログラムを実行し、プログラムの命令の実行に伴ってアクセスされたメモリアドレスの順番を記憶する第１実行ステップと、第１実行ステップにより記憶された順番に基づいて、事前に取得されるべきデータをメモリからキャッシュにフェッチし、プログラムを実行する第２実行ステップと、を具備する。 （もっと読む）

プロセッサ内でのアドレス変換性能は、メモリの中の異なるページの間の境界クロシングの原因となるアドレスを識別し、両方のメモリページと関連するアドレス変換情報をリンクすることによって改善される。プロセッサの１つの態様によれば、プロセッサは、第１及び第２のメモリページの間のページ境界をクロスするメモリ領域へのアクセスを認識するように構成される回路を備える。回路は、また、第１及び第２のメモリページと関連するアドレス変換情報をリンクするように構成される。このように、同一のメモリ領域へのその後のアクセスに応答して、第１及び第２のメモリページと関連するアドレス変換情報は、１つのアドレス変換に基づいて検索可能である。
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【課題】シミュレータにおいて、キャッシュの一貫性に異常が発生する可能性のあるメモリ領域へのアクセスを検出するキャッシュ一貫性異常検出装置を提供すること。
【解決手段】メモリ領域特定手段ＡＡ０７が、キャッシュの一貫性に異常が発生する可能性があるメモリ領域（模擬中央演算装置ＡＡ０４が書き込みを行った後、キャッシュのクリーン命令が実行されていないメモリ領域、ならびに、模擬中央演算装置ＡＡ０４が書き込みもしくは読み込みを行った後、キャッシュの無効化命令が実行されていないメモリ領域）を特定し、メモリアクセス監視手段ＡＡ０８が、模擬マスタＡＡ０３によるメモリアクセスを監視することで、キャッシュに一貫性の異常が生じる可能性のあるメモリアクセスを判別し、ユーザ通知手段ＡＡ０９が、キャッシュの一貫性に異常が生じた可能性がある旨を通知する。 （もっと読む）

【課題】多数の仮想パーティションにおける仮想システム・コンテキストを小規模なハードウェアで実現する。
【解決手段】パーティション１１と、仮想プロセッサ１２及びＩＯデバイス１３と、コマンドの宛先を決定するために参照され、パーティション毎に設けられる仮想コンテキスト１４と、仮想コンテキストのコピーと、仮想コンテキストが属するパーティション番号とを保持する一つ又は複数のキャッシュエントリ１５と、コマンドが発行された場合において、コマンドのパーティション番号を参照し、キャッシュエントリのパーティション番号と比較する比較部１６と、コマンドのパーティション番号と、いずれかのキャッシュエントリのパーティション番号とが一致した場合には、そのキャッシュエントリが保持する仮想コンテキストのコピーを利用して当該コマンドの宛先を決定する宛先決定部１７とを有するパーティション・コンテキスト制御装置１０である。 （もっと読む）

【課題】電子機器のスタートアップ時間を飛躍的に短縮させるようにする。
【解決手段】ＲＯＭ１００３のデータセグメントの初期値が格納されたエリアから、データセグメントの対応するエリア（ＲＡＭ１００４）へデータコピーが行われたかどうかを記憶する複写済みエリア管理テーブル１０７を有し、ＲＡＭ１００４のデータセグメント内にあるＲＯＭ１０３からのデータコピーが未だ行われていないエリアに対するアクセスを検出すると、実行中のプログラムを中断して、ＮＭＩ割り込みハンドラの処理の中でデータコピーを行った後、複写済みエリア管理テーブル１０７の情報を更新して、前記プログラムの実行を再開することにより、データセグメントの初期値をＲＯＭ１００３からＲＡＭ１００４へコピーする動作を、オンデマンドに分散して行う。 （もっと読む）

【課題】スレッド数が増加しても、容量の大きなキャッシュメモリを使用せずに、リアルタイム性を保証することが可能なプロセッサを提供する。
【解決手段】プロセッサ１０１は、実行中の第１のスレッドによって要求されたデータの記憶先が特定されるアドレスを第１のタグとして記憶するタグ記憶部１４１と、中断中の第２のスレッドによって要求されたデータの記憶先が特定されるアドレスを第２のタグとして記憶する退避タグ記憶部１５１と、実行ユニットにおいて要求されたデータを記憶するデータ記憶部１４２と、実行対象のスレッドが第１のスレッドから第２のスレッドに切り替わるときは、データ記憶部１４２に記憶されているデータを、第２のタグによって特定されるデータと入れ替えるキャッシュ部１１４とを備える。 （もっと読む）

【課題】システムのスリープ状態から稼働状態に復帰させる際に消費電力を抑制すること。
【解決手段】サウスブリッジ１０６のレジスタ１０６Ａを参照し、Ｓ４スリープ（ハイバネーション）からの復帰起動であるのか判別する。Ｓ４スリープからの復帰による起動と判断した場合、ＢＩＯＳは、磁気ディスク２０２のスピンアップを命令するコマンドを発行しない。そして、ＨＤＤ１２６の不揮発性メモリ２０３からブートセクタを読み込み、オペレーティングシステムに制御を受け渡す。 （もっと読む）

【課題】 電池でバックアップされた外部メモリにはライトバック型のキャッシュを使用することができないため、キャッシュを用いても高速化することが困難であったという課題を解決する。
【解決手段】 キャッシュにデータが書き込まれる度にカウンタをインクリメントし、このカウンタのカウント値が予め規定された値以上になると、１行分のキャッシュデータを外部メモリに書き戻し、カウンタをデクリメントする。また、電源異常信号が入力されると、キャッシュ中の全てのデータを外部メモリに書き戻す。ライトバック型のキャッシュを用いることができるので、高速化を図ることができる。 （もっと読む）

【課題】簡易な処理で高速にメモリからレジスタへのデータ転送を行う。
【解決手段】データ転送装置は、命令キャッシュ１から発行された命令をデコードするデコーダ２と、３２ビット単位で読み書きが可能なキャッシュメモリ３と、３２ビット単位で読み書きが可能な１２８ビットのデータ幅を持つ長レジスタ４と、キャッシュメモリ３から長レジスタ４へのデータ転送を制御する制御部５と、長レジスタ４に格納済みのデータの上書きを禁止するマスク制御部６と、長レジスタ４に格納されたデータの入れ替えを行う順序変更演算器７とを備える。転送データの開始アドレスがキャッシュメモリ３の３２ビット境界位置からずれていても、わずか１命令で、キャッシュメモリ３から長レジスタ４へのデータ転送を指示でき、命令数の削減が図れる。開始アドレスが３２ビット境界位置にずれている場合の転送処理をハードウェアにて行うため、転送データの開始アドレスが３２ビット境界位置からずれているかどうかをソフトウェアで考慮する必要がない。 （もっと読む）

【課題】 プログラムがマルチタスク動作する際に、省メモリでの動作を実現可能な携帯端末装置を提供する。
【解決手段】 メモリバッファ１３に空きブロックがない状態で、プログラムＣがブロックＣ２を必要とした場合、メモリ管理部１６はプログラムＡ及びプログラムＢのうちの使用頻度の低いほうを選び、そのメモリ使用領域の中で最も使用していないメモリブロックを選択する。メモリブロック退避制御部１４は、メモリ管理部１６で選択されたメモリブロック＃１の内容をブロックサイズ分、ストレージデバイス１２に格納するとともに、管理情報として、割り当てられていた仮想メモリアドレス情報をストレージデバイス１２に格納する。メモリ管理部１６は、空きブロックとなったメモリブロック＃１をブロックＣ２に割り当て、そのブロック割り当て情報を保存する。 （もっと読む）

【課題】キャッシュメモリに対するロード、ストアに関する命令を、チップ面積の増大を招くことなく同時に２つの実行を可能とする。
【解決手段】キャッシュメモリ３、ラインバッファ４、ラインバッファを介してキャッシュメモリからデータを読み出す第１のロード命令、又はデータをキャッシュメモリに書き戻す第１のストア命令を実行する第１のロードストアユニット２ａ、第２のロード命令又は第２のストア命令を実行する第２のロードストアユニット２ｂ、第１のロード命令又は第１のストア命令を第１のロードストアユニットに、第２のロード命令又は第２のストア命令を第２のロードストアユニットに割り当てて実行させるディスパッチユニット１３とを備え、ディスパッチユニットは第１のロード命令又は第１のストア命令と、第２のロード命令又は第２のストア命令とが同一ラインをアクセスするものである場合同時実行させる。 （もっと読む）

【課題】高速ＤＲＡＭを用いたＣＰＵシステムにおいて、分岐命令の処理時におけるＣＰＵのウエイト時間を短縮する。
【解決手段】ＣＰＵシステム１は、ＣＰＵ２の動作速度がＳＤＲＡＭ３のバーストリード時の動作速度以下という条件で動作する。コンパレータ７は、ＣＰＵ２が分岐命令を処理するときに、命令キャッシュメモリ５に分岐先の命令が格納されているか否かを判定する。命令キャッシュメモリ５に分岐先の命令が格納されている場合、当該命令を命令キャッシュメモリ５から読み出す。これにより、ＣＰＵ２が分岐命令を処理するときに、ＳＤＲＡＭ３において不連続なアドレスをアクセスして命令を読み出す動作が不要となる。また、上記のように命令キャッシュメモリ５がヒットしているとき、ＳＤＲＡＭ３に対してランダムアクセスの処理を行う必要がなく、ＣＰＵ２の動作にウエイトが生じない。 （もっと読む）

【課題】マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。
【解決手段】本発明は、マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前に命令がリード判定回路でリード命令と判別された後に、キャッシュ予想回路で命令アドレスを読み込んで履歴テーブルおよびグローバルカウンタを参照する事でオペランドキャッシュミス／ヒットを予想し、前記命令がキャッシュミスをするリード命令と予想された場合にスレッドの切り替えを行う事でパイプラインのストールを解消する。 （もっと読む）

【課題】有効なライトデータが存在するキャッシュメモリへ更にライトデータを転送する場合に停電が発生しても、ライトデータを正しくディスクに書き込むこと。
【解決手段】本発明は、ホスト計算機１７からのデータの、ディスク１５への書き込みを制御するディスクコントローラ１０であって、ディスクへ書き込まれるホスト計算機からのデータを記憶する不揮発性のキャッシュメモリ１２と、ホスト計算機からのデータを記憶する不揮発性の記憶領域１１と、データ転送手段３１とを備えている。データ転送手段は、ホスト計算機からデータを取得し、取得したデータを記憶領域に書き込み、記憶領域に書き込まれたデータをキャッシュメモリに転送し、ホスト計算機から次のデータを取得し、この取得したデータを記憶領域に書き込む。停電によりデータ転送が中断した場合には、記憶領域に書き込まれているデータを、復電時にキャッシュメモリに再度転送する。 （もっと読む）

【課題】キャッシュヒット率に応じて遅延時間を発生することなしにＣＰＵクロックを制御する情報処理装置の制御方法を提供する。
【解決手段】本発明は、キャッシュメモリを有するプロセッサと、プロセッサへクロック信号を供給するクロック供給部とを備える情報処理装置の制御方法であって、前記キャッシュメモリにおけるヒット率を予測するキャッシュヒット率予測部２０１と、予測したヒット率に応じてＣＰＵクロック周波数を決定する周波数決定部２０３と、周波数にクロック信号を変更するようクロック供給部を制御するクロック制御部２０５とを備える。 （もっと読む）

【課題】簡易な手法でキャッシュメモリを制御できるようにする。
【解決手段】キャッシュ制御回路３は、メインメモリ１１のアドレスとデータ種別との対応関係の情報を格納するアドレス対データ種別テーブル４と、無効化すべきデータ種別の情報を設定するデータ種別設定レジスタ５と、キャッシュメモリ２内のデータのデータ種別がデータ種別設定レジスタ５に設定されたデータ種別に一致するか否かを検出する一致検出器６と、キャッシュメモリ２をキャッシュラインごとにアクセスするためのラインインデックスを生成するラインインデックスカウンタ７とを有する。アドレス範囲とデータ種別との対応関係の情報を格納したアドレス対データ種別テーブル４を設けるため、プロセッサ１が無効にすべきデータ種別を指定すると、そのデータ種別に対応するキャッシュラインを一括して無効化でき、無効化処理を簡易かつ迅速に行うことができる。 （もっと読む）

【課題】不揮発性記憶装置からのデータ取り出し時間を改善するための装置を得る。
【解決手段】不揮発性記憶装置は、データを記憶するための記憶メモリと、ホストシステムがデータの読み出し要求を行う時にデータをプレロードするための、キャッシュメモリと、記憶装置コントローラであって、少なくとも１つのデータセグメントがデータオブジェクト内の先行するデータセグメントに対して不連続であるように記憶メモリ内に記憶された、不連続データオブジェクトを構成する複数のデータセグメントが、予測可能シーケンス内にあるということを判定するように、そして、現在のデータセグメントをキャッシュメモリからホストシステム内にロードした後で、予測可能シーケンス内の不連続な次のデータセグメントをキャッシュメモリ内にプレロードするように構成される記憶装置コントローラと、を含み、次のデータセグメントは、ホストシステムが次のデータセグメントの読み出し要求を行うに先立ってプレロードされる。 （もっと読む）

【解決手段】外部アドレスをプロセッシングシステムの物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路を提供し、また、アドレス変換テーブルキャッシュを管理するための、ソフトウェアで実装されたキャッシュリフィル機能を提供し、ハードウェアで実装されたキャッシュリフィル回路およびソフトウェアで実装されたキャッシュリフィル機能を用いて、同時にアドレス変換テーブルキャッシュをリフィルする方法と発明。 （もっと読む）

【課題】 より短いメモリ待ち時間とより高いメモリ・スループットとを通じてコンピュータ性能を改善するためのより効率的なハブ・ベースのメモリ・システムを提供する。
【解決手段】リモート・プリフェッチ・バッファを提供するためのシステム及び方法である。本システムは、メモリ・コントローラと、メモリ・コントローラに接続された１つ又は複数のメモリ・バスと、メモリ・バスを介してメモリ・コンロトーラと通信する少なくとも１つのメモリ・サブシステムとを有するコンピュータ・メモリ・システムを含む。メモリ・コントローラは、非送信請求データ転送を含むメモリ・アクセス要求を生成し、受信し、これに応答する。メモリ・サブシステムは、メモリ・サブシステムにおいて実施される、メモリ・サブシステムによって受信された先行メモリ・アクセス要求の分析に基づいて、メモリ・コントローラへの非送信請求データ転送を開始する、１つ又は複数のメモリ・デバイス及び論理を含む。 （もっと読む）

命令キャッシュ制御器は、補助メモリを使用してキャッシュ境界位置に対応するキャッシングされた命令データの冗長コピーを記憶し、それによって、後続の、該境界位置を横断する命令の、１回キャッシュ・アクセス検索を可能にする。１又は複数の実施形態では、該キャッシュ制御器は、該境界後方位置に対する命令データを該補助メモリ中にコピーし、そして、該コピーされたデータを該境界前方位置から得られるキャッシュ・データの中に多重化する。
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