【課題】プログラムを効率良くロードすることができるようにする。
【解決手段】ストレージデバイス３０からメモリ１１３上にロードされるプログラムを実行する情報処理装置において、プログラム３０が起動されてから個々のページがＣＰＵ１１１により参照されるまでの個々の時間が複数に区分された時間帯のうちのいずれに該当するかを前記個々のページのアドレスと前記時間帯との対応付けで示す管理情報を作成し、プログラム３０が起動された後に、前記管理情報の中において１つの時間帯に対応付けられている個々のアドレスのページが一括してストレージデバイス３０からメモリ１１３上にロードされるよう制御する。 （もっと読む）

【課題】 フェッチ処理中もキャッシュメモリをブロックすることなく、複数のアクセス要求を低いハードウェア・コストで処理可能なキャッシュメモリ装置を提供する。
【解決手段】 キャッシュメモリ１を制御するキャッシュメモリ制御部２は、ミス情報保持テーブル２１の各エントリに、キャッシュミスとなった同一メモリブロックへのフェッチ要求情報を複数保持している。キャッシュメモリ１の各エントリにはフェッチ処理中であるかどうかを示すフェッチフラグと、ミス情報保持テーブル２１のエントリを特定する情報とを保持している。キャッシュメモリ制御部２は、これらの情報を基に、フェッチ処理中もキャッシュメモリ１をブロックすることなく、複数のアクセス要求を処理する。 （もっと読む）

【課題】キャッシュミス率を低減できるキャッシュライン入れ替え方式の提供。
【解決手段】セット・アソシアティブ方式でキャッシュデータを格納するキャッシュメモリ装置であって、ＣＰＵにて実行される命令を分析して、各キャッシュラインに格納されたデータが再参照される可能性を示すプロファイル情報（ライブ／デッド）を生成するプロファイラと、キャッシュミスが発生した際に、前記プロファイル情報に基づいて、入れ替え（リプレース）対象のキャッシュラインを決定するキャッシュライン選択部と、を備える。具体的には、ベースアドレスとして使用したレジスタに対応するキャッシュラインを入れ替え対象から除外する制御を行い、当該レジスタに上書きが行われた場合に、対応するキャッシュラインを入れ替え対象とする制御を行う。 （もっと読む）

【課題】一次キャッシュメモリに格納された優先度の高いデータが優先度の低いデータで置き換えられることを防止するデータ処理装置を提供する。
【解決手段】一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２と、データが一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２のそれぞれに格納可能か否かを示すキャッシュ属性の情報を格納する対応テーブル１３と、データがメインメモリ２から読み出された場合に、キャッシュ属性の情報を参照して、読み出されたデータを一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２のうち格納可能なキャッシュメモリに格納するデータ制御回路１１とを備える。 （もっと読む）

【課題】キャッシュミスを減少して処理速度を向上することを課題とする。
【解決手段】このアドレス変換装置１０は、処理装置２０のＣＰＵ２１からアドレス変換要求を受信した場合には、アドレス変換装置１０のマイクロコントローラがレシーブバッファ領域に対するものであるか否かを判定する。アドレス変換装置１０は、アドレス変換要求がレシーブバッファ領域に対するものであると判定された場合には、ＲＢ専用ＴＬＢ１３ａに記憶されたアドレス情報を用いてアドレス変換を行い、一方、アドレス変換要求がレシーブバッファ領域に対するものでないと判定された場合には、Ｌｅｖｅｌ１〜３ＴＬＢ１３ｂおよび／またはページテーブル２２ａに記憶されたアドレス情報を用いてアドレス変換を行う。 （もっと読む）

【課題】 キャッシュミスした先行アクセスについてのリフィル実行中に、先行アクセスと同一のアドレスについて後続アクセスがなされた場合、当該後続アクセスについて、リフィルが完了後、再度アクセスするという処理がなされていた。これにより、後続アクセスに対するリプライが遅延するという問題があった。
【解決手段】 上記課題を解決するため、本発明の情報処理装置は、先行ロード命令に対するリプライデータを、当該先行ロード命令と同一アドレスのリプライデータを要求する後続ロード命令に対しても返還するリプライ部を有することを特徴とする。 （もっと読む）

【課題】プロセッサが割込み通知を受けた後、より短時間で割込み処理を開始することが可能であって、プロセッサの処理効率をいっそう高めることができる割込み制御装置を提供する。
【解決手段】割込みによってプロセッサ１０６に実行が要求される処理である割込み処理を制御する割込み制御装置１において、割込み処理の要求を受付け、要求が受付けられた割込み処理を実行するための命令及びこの命令によって実行される割込み処理に使用されるデータをデータメモリ１０８、命令メモリ１０９から取得する割込み制御部１０１、データキャッシュ制御部１０２、命令キャッシュ制御部１０４を備え、少なくとも命令またはデータの一部が取得された後、割込み制御部１０１が、プロセッサ１０６に割込み処理の要求があったことを通知する。 （もっと読む）

【課題】メインメモリ内のデータの最適化を行い、メインメモリの効率を高める。
【解決手段】装置は、CPU３１と、データを記憶するメインメモリ４０と、前記データに対応するTAGデータ３３ａ及びデータ単位３３ｂを記憶するキャッシュメモリ３３とを有している。メモリ３３内のデータを消去する場合は、読み出し回路３２aにより、メモリ３３からデータ３３ａを読み出す。比較回路３２c及び判定回路３２dにより、データ３３aが、参照回路３２ｂに保持されたデータ単位３３bの消去可又は消去不可の処理対象を示す情報と、一致するか否かを比較し、一致しているときには、メモリ３３内のデータ単位を消去可又は消去不可と判定する。消去回路３２ｅにより、メモリ３３内のデータ単位がメモリ４０内の対応するデータ単位と差異が生じているか否かを判定し、差異が生じているときには、データ単位をメモリ４０に書き出した後に、メモリ３３内のデータ単位を消去する。 （もっと読む）

【課題】プロセッサの実行状態に即応して不要なデータ転送を削減し、キャッシュの使用効率を向上させ、消費電力を低減するメモリシステムおよびメモリアクセス制御方法を提供する。
【解決手段】メモリシステム１０１は、キャッシュメモリ１０５を有するプロセッサ１０２と、キャッシュメモリとメインメモリとの間のデータ転送を制御するデータ転送制御部１１０と、プロセッサ内で処理中の命令を監視することにより、プロセッサが特定の命令シーケンスを実行したか否かを判定する命令シーケンス判定部１０７と、命令シーケンス判定部１０７による判定結果に応じてデータ転送の中止および一時的中断の少なくとも１つをデータ転送制御部１１０に指示する転送制御切替部１０８とを備える。 （もっと読む）

【課題】プロセッサの高速化に伴い、チップ外部との転送速度の差が大きくなり、プロセッサのクロックサイクルでトレース情報を出力しようとすると、トレース端子で転送速度が間に合わず、正しくデータを取得できなくなる。
【解決手段】キャッシュミス判定手段ｅ１は、複数のキャッシュエントリに分割されたキャッシュメモリ３に対するアクセス時にキャッシュミスの判定を行う。エントリ領域判定手段ｅ２は、キャッシュメモリ３における任意のキャッシュラインを選択するためのアドレスの一部分であるインデックスの一部を用いて、キャッシュアクセスがキャッシュメモリ３のどのエントリ領域へのアクセスかを判定する。キャッシュミス回数計数手段ｅ１０は、キャッシュミス判定手段ｅ１によるキャッシュミスの回数をエントリ領域判定手段ｅ２によるキャッシュエントリ領域毎に計数し、プログラム最適化に有効なデータを取得する。 （もっと読む）

【課題】高速化と低消費電力化を実現する。
【解決手段】外部記憶装置（１０２）に格納されている命令群をキャッシュメモリ（１０３）に置き換え、命令群に含まれる分岐命令を検出し、検出した分岐命令の分岐を分岐予測装置（１０４）により予測し、キャッシュメモリに対して分岐先命令の検索を行い、分岐先命令がキャッシュメモリに存在しない場合に外部記憶装置から分岐先命令をキャッシュメモリに置き換える。 （もっと読む）

【課題】 システム固有のメモリ構成や入出力装置の構成に最適なプリフェッチ制御を行うことができるマイクロプロセッサを実現する。
【解決手段】 本発明のマイクロプロセッサは、ＣＰＵ１１がデータまたは命令コードを読み出すために必要なウェイト数１６を生成するウェイト数設定レジスタ１７およびアドレスデコーダ１５と、ＣＰＵ１１のプリフェッチを許すウェイト数１６の上限を示すウェイト上限値１８を保持するウェイト上限値設定レジスタ１９と、ウェイト数設定レジスタ１７からのウェイト数１６およびウェイト上限値設定レジスタ１９からのウェイト上限値１８を比較判定し、当該判定結果に基づいてＣＰＵ１１のプリフェッチ機能を停止させるプリフェッチ禁止信号１３を出力する判定回路２０を有する。 （もっと読む）

【課題】メモリ・コピー動作のあいだにプロセッサが後続の命令を実行し続けられるようなメモリ・コピー動作を提供し、不必要なプロセッサ・ダウンタイムを回避する。
【解決手段】半同期メモリ・コピー動作実行のためのメモリ・コピー命令を受信するステップを含む。半同期メモリ・コピー動作は、フラグ・ビットを設定することによりメモリ内のソース位置に対応する仮想ソース・アドレス及びメモリ内のターゲット位置に対応する仮想ターゲット・アドレスに関する妥当性の一時的な永続性を保つ。メモリ・コピー命令は、少なくとも仮想ソース・アドレス、仮想ターゲット・アドレス、及びコピーされるバイト数を識別する標識を含む。メモリ・コピー命令は、メモリ・コントローラによりメモリ・コピー動作を実行するために、メモリ・コントローラに結合されたキューに入れられる。後続の命令が命令パイプラインから利用可能になったときの実行が続行される。 （もっと読む）

【課題】 バスアクセスとそのアクセスを実行したタスクとを関連付けて出力する。
【解決手段】 内部情報をモニタリング可能なＣＰＵモデルを利用してマルチタスクプログラムを実行し、バスへのアクセスを示すシミュレーション結果を出力する際に、ＣＰＵモデルの内部情報をモニタリングする。そして、タスクのスイッチ情報を取得し、取得したスイッチ情報に基づいてバスへのアクセスが何れのタスクによって引き起こされたかを示すタスク情報とバスへのアクセスを示すバスアクセス情報とをシミュレーション結果として統合する。 （もっと読む）

【課題】
ゲストプログラムが複数のアドレス変換モードで動作可能であり且つ各アドレス変換モードにおいて同一ゲスト仮想アドレスが別ホスト実アドレスへ変換される場合、同一のページテーブルに重複登録され不正なアドレス変換によりホスト実アドレスにアクセスするのを避けかつアドレス変換機構を効率よく動作させる。
【解決手段】
主記憶に複数のホストページテーブル作成し、ゲストプログラムのアドレス変換モードが替わるのに応じてホストページテーブルの１つを選択し、ＰＴＡレジスタへ該選択したテーブルの先頭アドレスを設定してホストページテーブルを切り替える。 （もっと読む）

スレッド間同期通信技術に関し、より詳しくは、本発明の実施形態は、１つ以上のマルチプロセッサまたはマルチプロセッサコアにより実行されている２つ以上の命令スレッド間の同期通信を管理することに関する。 （もっと読む）

【課題】 従来、キャッシュミス或いはメモリアクセス競合により書き込み失敗、若しくは、読み出し失敗となった場合、全てのパイプラインをストールするためデータ処理装置の性能が低下することになっていた。
【解決手段】 データメモリ４１８と、該データメモリにデータを書き込む書込命令がキャッシュミス或いはメモリアクセス競合により書き込み失敗となった場合に、メモリアクセス命令ではない限り後続命令を実行し続けるノンストーリングライトバック制御回路４２５と、を備えるように構成する。 （もっと読む）

【課題】高性能と高機能化を実現したシングルチップデータ処理装置を提供する。
【解決手段】ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。上記第１制御回路は、上記キャッシュメモリに格納されている情報に対応したアドレス情報のセットが可能にされたアドレスレジスタのアドレス情報と、上記第１と第２バスのアドレス情報とを第１と第２コンパレータでそれぞれ比較する。上記第２コンパレータの一致結果と第１レジスタの設定条件により上記ダイレクトメモリアクセス制御ユニットによる上記第２バスのアドレス情報を用いた書込動作みを検知して上記データ処理ユニットに伝える。 （もっと読む）

【課題】キャッシュメモリに保存されるブロック数を制御できるキャッシュメモリシステム及び動作方法を提供する。
【解決手段】中央処理装置、第１メモリ、第２メモリ、及びブロック数決定部を備え、第２メモリは、中央処理装置と第１メモリとの間で第１メモリの内部保存領域のブロックを保存し、ブロック数決定部は、第１メモリから第２メモリに保存されるブロックの数を指示するキャッシュメモリシステムである。これにより、空間的局所性が広い領域にかけて存在するデータと隣接する多数のブロックをキャッシュメモリに保存することによって、キャッシュミス回数を減らして、メモリアクセスにかかる時間を短縮することができる。 （もっと読む）

【課題】キャッシュメモリの利用効率の低下を抑制することができる情報処理装置を提供する。
【解決手段】ＣＰＵ２２の内部にキャッシュメモリ２３が設けられ、キャッシュメモリ２３によりＣＰＵ２２で実行される処理で用いられるデータへのアクセス時間を短縮するため当該データを一時的に記憶されており、管理情報記憶部５６は、オペレーティング・システム毎にキャッシュメモリ２３へのデータの記憶の許可又は不許可を定めた許可情報が記憶されおり、制御移行部５８及びＣＰＵ２２は、割り込み処理を実行する際に管理情報記憶部５６から当該割り込み処理を実行するオペレーティング・システムの許可情報を読み出し、許可情報に応じてキャッシュメモリ２３へのデータの記憶を制御する。 （もっと読む）