【課題】ストアイン方式のメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステムを提供すること
【解決手段】本発明のメモリシステムは、１ｓｔキャッシュメモリ１０と１ｓｔキャッシュメモリ１０に優先してプロセッサからアクセスされる１ｓｔキャッシュメモリ２０と、１ｓｔキャッシュメモリ１０においてキャッシュデータのリプレースを行う場合に、１ｓｔキャッシュメモリ１０に格納されているキャッシュデータのうち、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、１ｓｔキャッシュメモリ２０に格納されているキャッシュデータのうちリプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部４と、を備える。 （もっと読む）

【課題】アクセラレータとＣＰＵとの一貫性を維持しながら通信によるノード間の帯域幅の消費を低減する。
【解決手段】ＣＰＵ２１０およびアクセラレータ２２０はマルチプロセッシング環境において個別のノードにクラスターできる。共有メモリ・デバイス２１２、２２２を収容する各ノード０、１は、他のノードでキャッシュされたかもしれない共有メモリのブロックを追跡するディレクトリを維持できる。そのため、コマンドとアドレスは、メモリ位置があるノード以外でキャッシュされたときに限り、他のノードのプロセッサおよびアクセラレータに送信できる。加えて、アクセラレータは一般的にＣＰＵと同じデータにはアクセスしないため、最初の読み出し、書き込み、および同期の操作のみを他のノードに送信できる。データへの中間アクセスは一貫性を保たないで行える。その結果、一貫性を維持するために消費するチップ間の帯域幅を低減できる。 （もっと読む）

【課題】ＤＲＡＭを主記憶に使用しＬＳＩ内蔵メモリを一時記憶として使用するメモリシステムにおいて、ＤＲＡＭへの書き戻し時間を短くする。
【解決手段】内蔵メモリからＤＲＡＭへの書き戻し時に同一のＤＲＡＭページのアクセスは連続して発行されるようにアクセス順序を生成し、別のＤＲＡＭページへのアクセスは直前に書き戻しを行ったＤＲＡＭバンクと異なるバンクとなるようにアクセス順序を生成する。さらに、内蔵メモリをキャッシュとして使用し、キャッシュ内に保持されたデータの無効化を行う際に同一のＤＲＡＭページに対応するエントリは連続して無効化し、別のＤＲＡＭページに対応するエントリは直前に無効化したＤＲＡＭバンクとは異なるバンクとなるように無効化する。 （もっと読む）

【課題】取り外されたキャッシュ装置を再度取り付けた場合に、キャッシュ装置内のキャッシュデータを有効に用いること。
【解決手段】情報処理装置は、メモリと、取り外し要求検出手段と、設定手段と、無効化手段とを具備する。メモリには、キャッシュ装置に格納されているキャッシュデータを管理するための情報が記述されているキャッシュ管理情報が格納される。取り外し要求検出手段は、キャッシュ装置の取り外し要求を検出する。設定手段は、取り外し要求が検出された場合に、キャッシュとしてのキャッシュ装置の使用を中断するキャッシュ無しモードに設定する。無効化手段は、キャッシュ無しモードにおいて記憶装置に第１データを書き込む場合、キャッシュ管理情報内の第１データに対応する第１キャッシュデータに係わる情報を無効化する。 （もっと読む）

【課題】キャッシュを利用するアクセスのみ許されるメモリ領域にかかるキャッシュの一貫性をソフトウェアで維持する。
【解決手段】状態管理部は、第１メモリ領域のうちの自マルチコアプロセッサに割り当てられている領域を、プロセッサコアに割り当てられていない第１の状態と、プロセッサコアのうちの１つに割り当てられ、読み出しおよび書き込みが実行される第２の状態と、１つ以上のプロセッサコアに割り当てられ、読み出しおよび書き込みが禁止されている第３の状態と、に分類し、前記夫々の状態間の遷移を実行する。キャッシュ／メモリ管理部は、前記状態管理部が前記第２の状態から前記第３の状態に遷移させる際、対応するキャッシュをライトバックする。 （もっと読む）

【課題】ストレージ装置の性能を低下させずにリビルド処理の高速化を図るとともに、リビルド処理中の突発的な障害の発生にも対応すること。
【解決手段】ストレージ装置２は、ライトキャッシュを有する複数の磁気ディスク装置２１、２２、２３と、データを冗長的に記憶するプロセッサ部１１と、リビルド処理を行うリビルド実行制御部１３と、リビルド処理時にリビルドしたデータを記憶する記憶装置のライトキャッシュを有効にするライトキャッシュ制御部１５と、リビルド処理の進捗情報を管理する、不揮発性メモリを用いて構成されるリビルド進捗管理部１４とを備える。リビルド処理中に電源断となった後電源が再投入された場合、リビルド実行制御部１３は、進捗管理部で管理されるリビルド処理の進捗情報に基づいて、最後に書き込んだリビルドされたデータのアドレスからライトキャッシュの容量相当分前のアドレスを算出し、当該算出したアドレスからリビルド処理を再開する。 （もっと読む）

【課題】キャッシュコントローラ内のキャッシュデータを破棄する際、プロセッサによる処理の負荷を軽減することができるキャッシュコントローラを提供する。
【解決手段】マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。これにより、ＶＡＬＩＤフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ１０４に書き戻されることなく破棄される。そして、マスタによってアクセスされるデータが該当するアドレスに従って上書きされる。 （もっと読む）

【課題】メモリに格納されたストリームデータに対するアクセス効率を向上することができる情報処理装置及びデータアクセス方法を提供すること。
【解決手段】本発明にかかる情報処理装置は、ストリーム識別情報によって識別されるストリームデータを複数格納するメモリ２と、複数のストリームデータのストリーム識別情報に応じて、当該複数のストリームデータに割り当てられ、当該割り当てられたストリームデータをメモリ２から先読みする複数のチャネルユニット２１、２２、２３、２４であって、異なるストリーム識別情報によって示されるストリームデータに対して異なるチャネルユニットが割り当てられる複数のチャネルユニット２１、２２、２３、２４と、チャネルユニットが先読みしたストリームデータにアクセスするプロセッサ１と、を備える。 （もっと読む）

【課題】複数のＶＭが動作した場合にも、仮想化していないときと同等までＴＬＢフラッシュを抑制する。
【解決手段】ＶＭにおいて実行されるプログラムに対して割り当てられるメモリ上の領域を識別するための仮想ＡＳＩＤ、プログラムを実行するＶＭに対して割り当てられるメモリ上の領域を識別する実ＡＳＩＤ、実ＡＳＩＤが複数のＶＭに対して重複して割り当てられている旨を示す重複フラグをＶＭ毎に対応付けて管理するＡＳＩＤ変換表４３及び実ＡＳＩＤ使用表４４と、切替元ＶＭから切替先ＶＭへ切り替える際に、切替先ＶＭに対して割り当てられている実ＡＳＩＤを読み出し、読み出した実ＡＳＩＤが複数のＶＭに対して重複して割り当てられているか否かを重複フラグを参照して判定し、この読み出した実ＡＳＩＤの内、重複して割り当てられていると判定された実ＡＳＩＤをＴＬＢフラッシュの対象とするＴＬＢフラッシュ制御部５０とを有する。 （もっと読む）

移転刺激に応答して、移転に続いて移転元処理回路が電力節約状態に入れられる準備として、処理作業負荷の実施が移転元処理回路から移転先処理回路へ移転される。移転に続いて移転先処理回路によって必要となる、メモリ取得回数を削減するために、移転元処理回路のキャッシュは、スヌープ期間中、駆動状態に維持される。スヌープ期間中、キャッシュスヌープ回路は、移転元キャッシュのデータ値をスヌープし、移転先処理回路のためにスヌープデータ値を呼び出す。
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【解決手段】
実施形態は、ページテーブルの構造及びフォーマットに依存しない改良されたトランスレーション挙動を有する入力／出力メモリ管理ユニット（ＩＯＭＭＵ）のより小さくより単純なハードウエア実装を可能にする。実施形態はまた、デバイスに依存しない構造及び実装の方法を提供し、ソフトウエアのより大きな一般性を可能にする（より少ない特定のソフトウエアバージョンは同時に開発コストを低減する）。 （もっと読む）

【課題】スピンロックのためのスピン待ちループ実行時における消費電力を削減することが可能なデータ処理装置を提供すること。
【解決手段】ＣＰＵ２１は、スピンロック処理を行なう際にウェイト付きロード命令を実行すると、対応するキャッシュメモリ２５にスピン待ち要求を出力する。また、キャッシュメモリ２５は、ＣＰＵ２１からスピン待ち要求を受けると、所定の条件（スヌープ・ライト・ヒット、割り込み要求、一定時間の経過）を満たすまでＣＰＵからのリード・リクエストに対するアクノリッジ応答の出力を一時停止する。したがって、ＣＰＵ２１のパイプライン実行をストールさせて、ＣＰＵ２１およびキャッシュメモリ２５の動作を一時停止させることができ、スピン待ちループ実行時における消費電力を削減することが可能となる。 （もっと読む）

【課題】キャッシュメモリを有効に活用できるマルチプロセッサシステムおよびマルチプロセッサシステムの制御方法を提供することである。
【解決手段】本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 （もっと読む）

本明細書では、プロセッサリソースを共用するように適合されたマルチコアプロセッサに関連した技術が説明される。一例示的マルチコアプロセッサは複数のプロセッサコアを含むことができる。マルチコアプロセッサはさらに、複数のプロセッサコアのうちの２つ以上に選択的に結合される共用レジスタファイルを含むことができ、共用レジスタファイルは、選択されるプロセッサコア間で共用リソースとして働くように適合される。 （もっと読む）

【課題】メモリアクセスをアウトオブオーダで処理する情報処理装置において、不要な命令再実行を確実に抑止し、処理性能の低下を招くことなく確実にＴＳＯ保証を実現する。
【解決手段】ロード命令の対象データがキャッシュ２１２から演算器４００に転送された後にキャッシュ２１２のデータに対する無効化要求を受信し、受信した無効化要求の対象アドレスのキャッシュインデクスと一致するキャッシュインデクスを有するロード命令が命令ポート２１０に存在する場合、第１判定部２１４Ａは、第１フラグ（ＲＩＭ）を有効化する。命令ポート２１０のエントリに保持されたロード命令の対象データについてキャッシュミスした後に対象データが転送されてきたと判定した場合、第２判定部２１５Ａは第２フラグ（ＲＩＦ）を有効化する。命令再実行判定部２１６は、第１フラグおよび第２フラグがいずれも有効化されている場合に命令の再実行を指示する。 （もっと読む）

【課題】情報処理装置におけるデータのＨＤＤに対する記録再生処理を高速化する。これによる装置の大型化、システムの変更や不具合を伴うことなく実現する。
【解決手段】ＨＤＤに対して記録再生するデータのための、例えばフラッシュメモリによるキャッシュメモリをＨＤＤ側ではなく、ＯＤＤ側に設ける。ＨＤＤの交換があった際に、記録データのキャッシュとして用いては不具合がある場合には、再生データのキャッシュとしてのみ使用し、キャッシュメモリのデータとＨＤＤのデータの整合性がとれない場合には、キャッシュしたデータを無効とする。 （もっと読む）

【課題】現用系および予備系の冗長構成にて、両系のメモリデータの同一性を確保するメモリデータ転送装置において、ライトバック方式でありながらライトスルー方式と同等の信頼性を確保できるようにする。
【解決手段】キャッシュメモリ制御部１２にキャッシュライトデータの中から優先データを識別する優先データ識別部１８を有し、キャッシュフラッシュ判定部１９は、ＣＰＵ使用率が低いとき、キャッシュライト直後にキャッシュフラッシュして両系のメモリデータを同一にし、ＣＰＵ使用率が高いときには、優先データについては、キャッシュライト直後にキャッシュフラッシュし、それ以外のデータは、所定の間隔を置いたタイミングでキャッシュフラッシュするようにし、優先データのキャッシュフラッシュ後に発生する障害に対してアラームにならないようにした。 （もっと読む）

【課題】キャッシュの同一ブロック内の領域にアクセスするストア命令のフラッシュを一度に行う技術では、ベクトルストア命令のディスタンスが大きくなるとその効果が少なくなり、ディスタンスの大きさがブロックサイズ以上になると効果がない。
【解決手段】本発明のキャッシュフラッシュ制御装置は、キャッシュアドレス生成部とキャッシュアドレス制御部とを具備している。ベクトル演算処理を行う情報処理装置におけるキャッシュ上には複数のデータが格納されている。キャッシュアドレス生成部は、情報処理装置がベクトルストア命令を実行するときに、ベクトルストア命令がアクセスする領域のアドレスであり、且つ、同一のタグを含むアドレス群を生成する。キャッシュアドレス制御部は、複数のデータのうちのアドレス群にそれぞれ対応し、且つ、複数のブロックに亘って連続する領域のデータ群を一度に無効化するフラッシュ処理を行う。 （もっと読む）

【課題】メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。
【解決手段】通常必要とするキャッシュ２２以外に、メモリ装置から返却されたリプライデータを一定期間保持するためのプリキャッシュ２３をキャッシュ２２の前段に設け、Snoop命令は、既成の情報処理装置と同じく、キャッシュ２２に対してのみ実行可能とし、プリキャッシュ２３は該命令の実行対象外とする。キャッシュのエントリフルによるSwap-out処理も、キャッシュ２２からのみ実行されるものとする。プロセッサ２のCore２１から発行される命令に対しては、プリキャッシュ２３もキャッシュ２２の一部としてリード及びライトを可能とする。プリキャッシュ２３内に保存したデータは、一定期間保持した後、キャッシュ２２に移動させる。 （もっと読む）

【課題】キャッシュメモリと実メモリのデータ一貫性を保つとともに、ＣＰＵの処理の負荷を減らすことができるようにする。
【解決手段】キャッシュ機能を備えたマイクロプロセッサシステムにおけるデータ転送を制御するＤＭＡ（Direct Memory Access）コントローラであって、キャッシュラインサイズのアラインメント情報に基づく転送制御を行う転送制御手段を有するようにして、ＤＭＡ転送時、キャッシュメモリとメモリ装置との一貫性を保つために、一貫性棄権領域をＣＰＵによる計算処理によって算出する負荷を無くすことができるようにする。 （もっと読む）