【課題】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。 （もっと読む）

【課題】小規模な回路でデータ伝送動作の信頼性を高める。
【解決手段】（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。全ビット検査部２２０は、符号化データＩの全ビットの排他的論理和に基づく全ビット検査データを出力する。エラー検出部２３０は、（ｎ−１）個の２ビット検査データと全ビット検査データとに基づいて符号化データＩに対するエラー検出を行い、エラー検出結果に基づいて入力データを出力する。 （もっと読む）

【課題】出力するデータ量を増加させることなく、チップ間のアドレスの転送誤りを検出することができるメモリ回路を提供すること
【解決手段】本発明のメモリ回路は、アドレス毎にデータが対応付けられたメモリ１０３を搭載するメモリチップ１０２と、メモリチップ１０２に接続されメモリ１０３のアドレスを指定してアドレスに対応するデータを読み出すメインチップ１０１と、を備える。メモリチップ１０２は、メインチップ１０１において指定され入力されたアドレスを取得するアドレス情報取得部１０５と、メモリ１０３内のデータをアドレスを用いて暗号化し、メインチップ１０１へ出力する暗号部１０４を備え、メインチップ１０１は、暗号部１０４から出力された暗号化データを、指定したアドレスを用いて復号化する復号部１１３と、復号化されたデータに誤りがあるか否かを判定する判定部１１６とを備えるものである。 （もっと読む）

【課題】記憶装置において、ホスト回路との通信の信頼性を向上する。
【解決手段】ホスト回路と電気的に接続される記憶装置は、不揮発性のデータ記憶部と、データ受信部と、判定部と、データ送信部とを備える。データ受信部は、ホスト回路からメモリアレイに書き込むべき第１のデータと、第１のデータに基づいて生成された第２のデータを受信する。判定部は、第１のデータと第２のデータとの整合性を判定する。データ送信部は、判定の結果をホスト回路に送信する。 （もっと読む）

【課題】ＳＩＰ型の半導体装置において、ロジックチップとメモリチップとの間の接続故障を特定して検出することができる半導体装置およびその試験方法を提供する。
【解決手段】複数のメモリ側パッドを有するメモリチップと、複数のメモリ側パッドのそれぞれに接続された、複数のコントローラ側パッドを有するメモリコントローラチップとからなる半導体装置において、コントローラチップに、コントローラ側パッドのそれぞれが入力に接続され、コントローラ側パッドから出力される信号のレベルに応じた試験信号を生成する複数の試験信号生成回路を設け、試験モードにおいて、信号を対応するコントローラ側パッドに出力した状態で、複数の試験信号生成回路のそれぞれが生成する試験信号を期待値と比較する。 （もっと読む）

【課題】 量産に適用されるような一般的なテスタでも遅延回路の遅延量の測定が可能なメモリ制御装置及びその遅延量測定方法を提供することを課題とする。
【解決手段】 本メモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置であって、入力信号を遅延させて出力する複数の遅延回路を有し、通常動作時に、前記複数の遅延回路は、互いに独立し、個々の遅延回路に入力される信号を個々に遅延して出力し、テスト動作時に、前記複数の遅延回路は、テスト用入力信号が全ての遅延回路を経由し、それぞれの遅延量の合計分だけ遅延するように接続され、遅延後の前記テスト用入力信号は、テスト用出力信号として、前記メモリ制御装置の外部に出力されていることを要件とする。 （もっと読む）

本開示は、メモリコントローラでのデータ完全性のための方法、装置、及びシステムを含む。１つのメモリコントローラの実施形態は、ホストインタフェース、及びホストインタフェースに結合される第１のエラー検出回路を含む。メモリコントローラは、メモリインタフェースと、メモリインタフェースに結合される第２のエラー検出回路を含むことができる。第１のエラー検出回路は、ホストインタフェースから受信されるデータに対してエラー検出データを計算し、ホストインタフェースに送信されるデータの完全性をチェックするように構成できる。第２のエラー検出回路は、メモリインタフェースに送信されるデータ及び第１のエラー訂正データに対してエラー訂正データを計算し、メモリインタフェースから受信されるデータ及び第１のエラー訂正データの完全性をチェックするように構成できる。 （もっと読む）

【課題】複数の共有記憶装置の格納情報が非対称になることを効果的に防止することを目的とする。
【解決手段】第１の接続装置に第１の共有記憶装置との接続を解除させ、第２の接続装置に第２の共有記憶装置との接続を解除させ、第１の接続装置とは異なる交換された他の第１の接続装置に第１の共有記憶装置と接続させ第２の接続装置に第２の共有記憶装置と接続させる。 （もっと読む）

【課題】
メモリーシステムにおいてジッターとタイミングの仕様に合致することは、ますます難しくなってきている。メモリーシステムの入出力周波数が増加し続けているからである。ジッターとタイミングのエラーの大部分は、電源雑音のせいである。
【解決手段】
本発明の実施例は一般にＤＤＲメモリーシステムにおいてデータの攪拌を用いて電源雑音を低減するためのシステム、方法及び装置に向けられている。ある実施例では、集積回路は送信データ経路を含み、１つ以上のメモリー部品にデータを送信する。送信データ経路は攪拌論理を含んでもよい。攪拌論理は並列に互いに相関していないＮ個の疑似乱数出力を生成する。出力データと疑似乱数出力はＸＯＲ論理への入力となる。送信データ経路はＸＯＲ論理の出力を送信し、これは実質的に白色の周波数スペクトルを有する。他の実施例も記載し請求する。 （もっと読む）

【課題】運用中にアドレス接続正常性の検証を可能とする回路間データ転送方法およびシステムを提供する。
【解決手段】回路５，６間でメモリ３を介してデータ転送を行う際に、メモリ３の転送用領域に書き込まれる転送データに所定アドレスカウント間隔で誤り訂正可能なエラービットを書き込み、メモリ３の転送用領域から読み出された転送データからエラーが検出されるアドレスカウント間隔を監視し（Ｓ５０４）、エラー検出間隔の異常を判別することで転送の正常性を検証する（Ｓ５０７、Ｓ５０８）。 （もっと読む）

【課題】安価かつ効率的にメモリデータの信頼性を向上させる技術を提供する。
【解決手段】伝送路誤り訂正処理のための符号化回路（１５）及び復号化回路（１４）を有する無線通信機であって、メモリ（１３）にデータを書き込む際に、メモリ書き込み用の誤り訂正処理のための符号化回路（１２）を用いて誤り訂正符号化処理を施してデータを書き込み、メモリ（１３）からデータを読み込む際に、伝送路誤り訂正復号化処理を行う復号化回路（１４）を用いて誤り訂正復号化処理を施してデータを読み込む。 （もっと読む）

【課題】エンベデッドメモリを利用したマルチチャンネルエラー訂正コーダ、それを備えたメモリシステム、及びその方法を提供する。
【解決手段】メモリシステムは、多数のメモリ装置と、多数のメモリ装置とデータ通信のための多数の通信チャンネルを含むメモリコントローラと、を備える。メモリコントローラは、多数の通信チャンネルを通じてメモリコントローラから伝達されるデータをエンコーディングするエラー訂正エンコーダ及び／または多数の通信チャンネルを通じてメモリコントローラに伝達されるデータでエラーを探索して訂正するエラー訂正デコーダを備える。 （もっと読む）

エラー制御コード装置およびその方法を開示する。本発明の一実施形態に係るエラー制御コード装置は、ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、バイパス制御信号を生成するバイパス制御信号生成部と、２つ以上のＥＣＣデコードブロックを含み、バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するＥＣＣ実行部とを備える。また、本発明の他の一実施形態に係るエラー制御コード装置は、上記のＥＣＣ実行部に加え、または上記のＥＣＣ実行部の代わりに、２つ以上のＥＣＣデコードブロックを含み、バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するＥＣＣ実行部を備えることができる。
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【課題】電源投入時でＯＳが起動する前のコントローラ内部診断（自己診断）字に、もれなくＤＲＡＭ−Ｉ／Ｆの結線チェックが出来る画像入出力装置及び画像入出力方法を提供する。
【解決手段】機能限定されたメモリマップ領域内に、すべてのCS領域のメモリ空間をアサインすることにより、電源投入時でＯＳが起動する前のコントローラ内部診断（自己診断）時に、もれなくＤＲＡＭ−Ｉ／Ｆの結線チェックが出来る画像入出力装置及び画像入出力方法の提供を実現することができる。 （もっと読む）

集積回路メモリまたはバッファ装置などの集積回路、方法およびシステムが、実施形態の中でも特に、制御情報、書き込みデータおよび読み出しデータトランザクションにそれぞれ対応する、ＣＲＣ符号などの複数のエラー符号を生成する。複数の別個に生成されたＣＲＣ符号は、循環バッファなどのそれぞれの記憶回路にログまたは記憶される。次に、各トランザクションに対応する、記憶された複数のＣＲＣ符号を用いて、エラーが特定のトランザクション中に発生したかどうか、ひいては、特定のトランザクションの再試行が行われるかどうかを判定する。集積回路には、集積回路によって生成されたＣＲＣ符号を、コントローラ装置によって提供されたＣＲＣ符号と比較する比較回路が含まれる。読み出しデータに対応するＣＲＣ符号は、読み出しトランザクション中に用いられていないデータマスク信号線を用いて、コントローラ装置に転送される。次に、集積回路によって生成されたＣＲＣ符号を、コントローラ装置によって生成されたＣＲＣ符号と比較して、エラーが発生したかどうかを判定してもよい。コントローラ装置は、制御情報、書き込みデータおよび読み出しデータに対応する複数のＣＲＣ符号を生成および記憶する。次に、コントローラ装置は、コントローラ装置によって生成されたＣＲＣ符号を、集積回路において生成および記憶されたＣＲＣ符号と比較して、エラーが、特定のトランザクション中に発生したかどうかを判定する。
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デコーダの状態を更新（又は、再計算）するために遅延パケット到着に含まれる情報を使用することによって順方向エラー訂正コードのデコーダの性能を向上させることができるシステム及び方法が開示される。一般に、開示された実施例のシステム及び方法は、連続するビット又は情報フレームのデコードで状態情報を維持するデコーダに適用できる。もし遅延パケットに含まれる情報が当初は時間通りに到着し、通常の方法でデコードされていたら、再計算された状態はデコーダが正確に有していた状態であるから、本発明の方法及びシステムはデコーダの性能（即ち、ビットエラーレート）を向上させる。事実上、遅延パケット到着に続いてデコーダ状態を更新することは、デコーダの状態に遅延パケット消去が影響する時間での伝搬を終了させる。
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【課題】 セグメント・レベルで予備化したメモリ・システムを提供する。
【解決手段】 このメモリ・システムはセグメント・レベルで予備化した、カスケード型相互接続システムを含んでいる。このカスケード型相互接続システムは少なくとも２つのメモリ・アセンブリとメモリ・バスを備えている。このメモリ・バスは複数のセグメントを備え、このメモリ・アセンブリは当該メモリ・バスを介して相互接続されている。 （もっと読む）