【課題】 高速フーリエ変換(FFT)演算の丸め誤差を軽減させること。
【解決手段】 バタフライ演算（８ｐ）に含まれる複素平面上の回転因子のうちで、無理数（√、平方根）として現れるデータを意図的に計算することなく、多段にパイプライン化されているFFTの複数の段のうちの１つの段に設けられているメモリに保持(preserve)しておき、後段において再度現れたきたら、2つの回転因子を掛け合わせる演算を行う。このことによって、基数8 (radix-8)のバタフライ演算8p中の丸め誤差を無くすることができる。基数2 (radix-s)または基数4 (radix-4)のバタフライ演算によって、さらなる段を被せるように応用することもできる。 （もっと読む）

【課題】電力効率を向上させる。
【解決手段】クロック信号に同期して動作する２つの同期動作回路１０ａ、１０ｂの間を複数の遅延路の並列形態で接続して並列信号を伝送する信号伝達回路１１ｂと、信号伝達回路におけるそれぞれの遅延路の遅延時間を検出する遅延検出部１５と、複数の遅延路は並列信号の数より大きな冗長構成とされ、遅延検出部１５の検出結果に基づいて並列信号の数だけの遅延路を選択し、選択した遅延路以外における遅延路の信号伝送を阻止するように制御する制御部１６と、を備える。なお、パイプラインレジスタ１２も信号伝達回路に相当する。 （もっと読む）

【課題】 処理能力を維持したまま回路面積の削減化が図られた処理回路を提供する。
【解決手段】 １２８ビット幅のパラレル信号（平文）を入力し、分周器１０からの低速のクロックＣＬＫ＿Ｇに同期して１２８ビット幅全幅についてパラレルに処理を実行するレジスタ１１，シフトロウズ演算器１３，ミックスコラムズ演算器１４，アドラウンドキー演算器１５，レジスタ１６と、１２８ビット幅をＮに分割したときの１２８／Ｎビット幅単位で、クロックＣＬＫ＿Ｇよりも高速のクロックＣＬＫ＿Ｌに同期して処理を実行する共有型Ｓ―Ｂｏｘを具備し、１２８ビット幅のパラレル信号を１２８／Ｎビット幅ずつに分けて上記共有型Ｓ―Ｂｏｘに処理を複数回繰り返させるサブバイト演算器１２とを備えた。 （もっと読む）

【課題】圧縮された設定情報から遅延を生じることなく設定情報を復号し、実行回路を構築して演算を行えるようにする。
【解決手段】 第１設定ビットよりもビット長が短い第１符号情報を記憶しており、各符号情報に対応する各設定ビットを表す辞書情報を受信し、前記第１符号情報に対応する設定ビットを前記辞書情報から読み出すことにより前記第１設定ビットを求め、該第１設定ビットに従い設定を変更することにより複数の演算のいずれかを行って演算結果を得る第１の演算ユニットと、第２設定ビットよりもビット長が短い第２符号情報を記憶しており、前記辞書情報を前記第１の演算ユニットから受信し、前記第２符号情報に対応する設定ビットを前記辞書情報から読み出すことにより前記第２設定ビットを求め、該第２設定ビットに従い設定を変更することにより前記演算結果に対して前記複数の演算のいずれかを行う第２の演算ユニットとを具備する。 （もっと読む）

【課題】グリッジの発生による消費電力の増大を抑制することができるデジタル回路を提供する。
【解決手段】組み合わせ回路３は各４ビットの入力Ａと入力Ｂとの乗算を行い、８ビットの演算結果を出力する。８ビットの出力はパイプレラインレジスタ４により保持される。判定回路５は、入力Ａと入力Ｂのそれぞれ上位２ビットがいずれも“０”であるか否かを判定する。いずれも“０”であったときは、この入力Ａと入力Ｂのそれぞれ上位２ビットの値にのみ依存する組み合わせ回路３の出力値の上位４ビットを保持するパイプレラインレジスタ４のパイプライン上位部７のクロック信号を停止して、このパイプライン上位部７の動作を停止する。 （もっと読む）

【課題】固定小数点表示と浮動小数点表示との間で数を変換するデータ処理装置および方法を提供する。
【解決手段】データ処理装置は、インストラクションを実行するよう動作可能なデータ処理ユニットを備え、そのデータ処理ユニットは、フォーマット変換インストラクションに応答し、数にフォーマット変換演算を適用してその数の固定小数点表示と浮動小数点表示との間で変換を行う。更には、その数の固定小数点表示内の小数点位置を特定するプログラム可能な値を提供する制御フィールドが配置され、データ処理ユニットは、その制御フィールドを参照し、かつプログラム可能な値に従ってフォーマット変換演算を制御する。これによって、単一インストラクションを用いて、小数点の位置がプログラム可能である固定小数点フォーマットと浮動小数点表示との間で直接変換することが可能となる。 （もっと読む）

【課題】「パイプライン方式」の専用演算装置を使用する場合とほぼ同等のハードウエア規模で、より短時間でのデータ処理を可能にする。
【解決手段】前処理用の第１の演算装置２０Ａと後処理用の第２の演算装置３０Ａで構成する。第１の演算装置２０Ａでは、第２の演算装置３０Ａで演算する必要があるデータのみを保持し、第２の演算装置３０Ａで演算する必要のあるデータは、第１の演算装置２０Ａからの制御情報に従い、第２の演算装置３０Ａで演算する。これにより、第２の演算装置３０Ａで処理するデータ量を削減し、データ処理に要する時間を短縮する。 （もっと読む）

【課題】こパイプライン化による高速化が不可能なフィードバックループをもったアルゴリズムを高速に演算する。
【解決手段】分岐と演算を含み、分岐条件の組み合わせによりｎ本のパスを通りうるアルゴリズムを複数回繰り返すことで、変数に対し繰り返し演算を実行するとき、初期値入力回路５００から投入した初期値について、候補演算部１００で前記アルゴリズムのｎ本のパスのそれぞれを通過した場合のｎ通りの演算を行い、該演算結果のうちの１つを選択部２００で前記アルゴリズムの分岐条件を出力する分岐条件演算部４００により選択し、該選択した演算結果についてＤフリップフロップ３００で１クロック分遅延させてから、初期値入力回路５００を経由して候補演算部１００に入力させ、前記アルゴリズムのｎ本のそれぞれを通過した場合のｎ通りの演算を再度繰り返す。 （もっと読む）

【課題】特別の休止相を設けることなく、各回路ブロックの演算終了後、初期状態に復帰することにより、高速化、低消費電力化を実現する非同期式回路の制御回路を提供する。
【解決手段】複数の回路ブロックが互いに他の回路ブロックと制御信号をやり取りすることにより一連の演算を実行する、非同期式回路において、入力制御信号が“１”から“０”に遷移したことをトリガとして演算を実施し、演算中、出力制御信号として“１”を出力し、演算が終了した後、出力制御信号を“０”に復帰するようにする。ここで、“０”とは、各回路ブロックの待機状態に対応する制御信号のステートを表したものであり、具体的な電圧等を表しているものではない。 （もっと読む）

高速フーリエ変換（ＦＦＴ）を実行するための技法が、説明される。一部の態様においては、高速フーリエ変換を計算することは、メモリ（６１０）と、１つまたは複数のレジスタ（６５０）および無遅延パイプライン（６３０）を有する高速フーリエ変換エンジン（ＦＦＴｅ）と、を有する装置を用いて達成され、ＦＦＴｅは、メインメモリ（６１０）からのマルチポイント入力を受け取り、１つまたは複数のレジスタ（６５０）のうちの少なくとも１つに受け取られた入力を記憶し、そして無遅延パイプラインを使用して入力に対する高速フーリエ変換（ＦＦＴ）と逆高速フーリエ変換（ＩＦＦＴ）のいずれかまたは両方を計算するように、構成されている。
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【課題】 パイプライン型に接続した複数のリコンフィギュラブル回路のそれぞれに、データを演算する実行回路を遅延無く構築することのできる半導体装置の提供。
【解決手段】 データ処理前に回路情報の幾つかを記憶し、データ処理時に規則信号に基づいて回路情報の一つを出力する回路情報制御部１０１と、その回路情報で実行回路を構築してデータを演算し演算結果を出力する演算器１００と、その演算結果を保持し次のサイクルで出力するデータレジスタ１０２と、規則信号を保持し次のサイクルで出力する制御レジスタ１０３とをそれぞれ備える複数の演算ユニット１０Ａ〜Ｅを直列に接続した演算パイプラインと、前記演算パイプラインの初段の演算ユニットへの規則信号とデータとを出力するよう制御するコントローラ１１とを備える。 （もっと読む）

【課題】 データ更新周期が異なるデータを同時に処理しなければならない場合に同じ処理を複数回行わなければならず、消費電力を低減することができなかったという課題を解決する。
【解決手段】 ２^k個のパイプラインステージを有するパイプラインにおいて、クロックとｋ本の制御信号をクロック／段数制御部で生成し、ｎ番目の制御信号を２^n-1（２＊ｊ−１）（ｊ＝１，２，・・・２^k-n）番目のパイプラインステージに入力し、この制御信号で各パイプラインステージ内のレジスタを有効にするか否かを制御するようにした。２^k、２^k-1、・・・１個のパイプラインステージを有するパイプラインとして用いることができるので、入力データの更新周期に応じて制御信号を変えることにより、消費電力を削減することができる。予め処理するデータ更新周期がわかっている信号発生装置やデータ処理装置に用いると効果が大きい。 （もっと読む）

【課題】ベクトル処理用の拡張可能な並列パイプライン浮動小数点数演算ユニットを提供する。
【解決手段】本発明の一実施形態は、ベクトル処理用の浮動小数点数演算を実行する技術である。入力待ち行列は複数のベクトル入力を捕獲する。スケジューラはベクトル入力をディスパッチする。複数の浮動小数点数演算（ＦＰ）パイプラインは、スケジューラがディスパッチしたベクトル入力のスカラー成分に対して演算を行うことにより得られるＦＰ結果を生成する。アービター／アセンブラユニットは、出力部の利用を調停しつつ、ＦＰ結果をアセンブルして出力部に書き込む。 （もっと読む）

本発明の一実施形態は、混合モード浮動小数点（ＦＰ）演算および拡張ＦＰ関数を行う技法である。シーケンサは入力ベクトルに作用する命令の発行を制御する。混合モードＦＰパイプラインは、拡張内部形式および一連の乗加算演算を利用して、入力ベクトルの拡張ＦＰ関数あるいは整数演算を計算する。混合モードＦＰパイプラインは前記シーケンサに対するパイプライン状態、およびＦＰ結果を生成する。 （もっと読む）

【課題】処理を高速に実施できる情報演算装置を提供する。
【解決手段】ＣＰＵは、ＩＦステージで所定の処理信号にて構成されたプログラムの命令情報を主記憶手段１２０から命令レジスタ１５３Ｂに読み込む。そして、ＡＬＵ１５５は、命令レジスタ１５３Ｂの命令情報を直接演算処理して、演算結果をメモリデータレジスタ１５３Ｃに返す。このため、ＣＰＵは、プログラムの命令情報を直接処理できるため、プログラムをデコードする処理が省略でき、１つの命令情報を処理するための実施時間が短縮されるので、ＣＰＵの処理能力を向上させることができる。 （もっと読む）

【課題】 共有演算器をクラスタから受け取るデータとＶａｌｉｄ信号とをクラスタ間のネットワークを介して、クラスタから共有演算器を利用できる再構成可能演算処理装置を提供する。
【解決手段】 コンフィギュレーション情報に基づき、再構成される少なくとも１以上のクラスタから構成される再構成可能演算処理装置において、共有演算器はクラスタから入力データと入力ｖａｌｉｄ信号を受け付け、入力ｖａｌｉｄ信号は共有演算器を起動し、ｖａｌｉｄ信号とともに受け取った入力データを演算処理し、演算処理結果である出力データと、出力データの出力先のクラスタを通知する出力ｖａｌｉｄ信号をクラスタに出力する。 （もっと読む）

汎用機能ユニットは、乗算加算及び比較テスト演算と、その他の整数及び／又は浮動小数点算術演算と、ブール演算と、フォーマット変換演算とを含む多数の演算をサポートするように構成されている。 （もっと読む）

【課題】パイプライン演算器の構成と演算要素間の関係がある特定のものであるとき、演算要素を前段のパイプラインステージに移設することにより、演算機能の等価性を保ちつつ動作速度を向上する。
【解決手段】前段のパイプラインステージにある演算要素の入力部分に後段のパイプラインステージから演算要素を移設するときに、前記入力部分の入力数に応じて移設対象を複製し、また後段のパイプラインステージ数が複数あるときには、移設先演算要素を複製してパイプライン構造の組み替えを行い機能の等価性を確保しつつ高速化を果たす。 （もっと読む）

ループ本体の連続的反復の中で入力値を処理し出力値を生成するループ本体を含み、出力値がループ本体に結合される循環ノードによって捉えられ、さらに、ループ本体に結合される、最終のループ反復を判断するループ有効ノードと、循環ノードに結合される出力値記憶ノードとを含み、出力値記憶ノードが、ループ有効ノードが最終のループ反復が起こったと判断した後生成される出力値を無視する、制御フローデータフローグラフのパイプライン化されたループ構造。さらに、ループ本体の連続的反復の中で入力値を処理して出力値を生成するループ本体を含み、出力値がループ本体に結合される循環ノードによって捉えられ、さらに、循環ノードに結合されるループドライバノードを含み、ループドライバノードがループ本体の各反復に対して周期を設定する、制御フローデータフローグラフのパイプライン化されたループ構造。 （もっと読む）

再構成可能な専用ハードウエアを用いて分子系を解析する方法および装置を提供する。全分子力学計算を、プログラム可能論理デバイス（ＰＬＤ）集積回路（ＩＣ）（単一のチップ）上で実行する。この単一のＩＣアクセラレーターは、分子力学計算における異なる項を扱うための、ＰＬＤの実行時再プログラムによって実現される。
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