【課題】共有システムリソースのセマフォベースの保護のためのシステムおよび方法を提供する。
【解決手段】データアクセス構成要素は、各々が共有システムリソースに対するアクセスを要求するアクセス要求を発行するように構成される。データアクセス構成要素は、前記共有システムリソースに領域記述子が関連付けられる。セマフォモジュールは、前記共有システムリソースについてのセマフォを実装するように、および、前記複数のデータアクセス構成要素のいずれかが前記共有システムリソースについての前記セマフォをロックした場合、いずれのデータアクセス構成要素が前記共有システムリソースについての前記セマフォをロックしたかを示すセマフォ信号を生成するように構成される。メモリ保護ユニットは、前記セマフォ信号および前記領域記述子に基づいて前記アクセス要求を認可または拒否するように構成される。 （もっと読む）

【課題】制御システムがメモリシステムのバンクグループにアクセスする際の効率を高めることが可能な情報処理システムを提供する。
【解決手段】本発明の情報処理システムは、例えば、メモリシステム２０と、アクセス制御部１５を含む制御システム１３とを備えている。メモリシステム２０は、記憶領域が複数のバンクにより構成され、この複数のバンクが複数のバンクグループにグループ化されている。アクセス制御部１５は、複数のプロセシングエンジンによるアクセスの優先順位に対応し、バンクグループ毎にレイテンシを含むアクセス情報を第１のレジスタ１５ａに保持し、バスマスタ１１ａを介してプロセシングエンジンからのアクセス要求を受けたとき、第１のレジスタ１５ａを参照し、その内容に基づいてアクセス対象のバンクグループに対するアクセスをフレキシブルに制御する。 （もっと読む）

【課題】動的ポート優先割当能力を有しているメモリコントローラーを提供すること。
【解決手段】メモリにアクセスするように動作可能な集積回路であって、該集積回路は、メモリアクセスリクエストを生成するように動作可能なプログラマブルマスター回路と、メモリコントローラーであって、該メモリコントローラーは、該メモリアクセスリクエストを該プログラマブルマスター回路から第１および第２のポートにおいて受信するように動作可能であり、該メモリーコントローラーは、該メモリアクセスリクエストを実行するために、該メモリにアクセスするように動作可能であり、該メモリコントローラーは、該メモリアクセスリクエストを順番に実行するように動作可能である、メモリコントローラーと、該メモリコントローラーが該メモリアクセスリクエストを実行する順番を制御するように動作可能である制御回路とを含む、集積回路。 （もっと読む）

【課題】ローカル命令メモリのサイズを実質的に拡大する形態でローカル命令メモリを各プロセッサ間で共有できるマルチプロセッサシステムにおけるプロセッサを提供する。
【解決手段】第１ＣＰＵ１００は、メモリ共有モード設定レジスタ１０７に格納された情報を参照することで、第１ＣＰＵ１００が命令フェッチを行うアドレスが、ローカル命令メモリ先頭アドレスレジスタ１０３とローカル命令メモリ終了アドレスレジスタ１０４とで定義される領域内であるか、または、共有命令メモリ先頭アドレスレジスタ１０５と共有命令メモリ終了アドレスレジスタ１０６とで定義される領域内であるかを判定し、その判定の結果に基づいてセレクタ１０２を制御することで、命令メモリ１０１と命令メモリ２０１とを切り替え、切り替え後の命令メモリから命令をフェッチして実行する。 （もっと読む）

【課題】精度の良い調停を行うことができる情報処理システム、及び調停方法を提供する。
【解決手段】イニシエータＩＰ１−１は、ターゲットＩＰ５に対し、一定処理を行うために必要なデータ転送に応じて複数のアクセスリクエストを順次生成して発行する。算出装置２−１は、データ転送の総データ量と、予め設定された転送許容時間と、から第１の転送レートを算出する。算出装置２−１は、所定の設定タイミング毎に、イニシエータＩＰ１−１に転送済みのデータ量と、イニシエータＩＰ１−１がデータ転送を開始してからの経過時間と、から第２の転送レートを算出する。算出装置２−１は、第１の転送レートと、第２の転送レートと、の比較結果に基づいて、イニシエータＩＰ１−１が発行前のアクセスリクエストに対応付ける重みづけを設定する。調停回路４は、アクセスリクエストに対応付けられた重みづけに基づいて、転送処理の調停を行う。 （もっと読む）

【課題】アイソレーションメモリバッファを組み込んだＬＲ−ＤＩＭＭを利用したスイッチ／ネットワークアダプタ・ポートインターフェースを含むヘテロジニアスコンピューティングシステムを提供する。
【解決手段】コンピュータシステム１００は、少なくとも１つの高密度ロジックデバイス１０６及びメモリバスに高密度ロジックデバイスを接続するコントローラを備える。複数のメモリスロットがメモリバスと接続され、アダプタポートが複数のメモリスロットのうちの少なくとも一部と関連付けられ、アダプタポートの各々は、関連付けられたメモリリソースを含む。ダイレクト・エクセキューション・ロジック要素１０８は、アダプタポートのうちの少なくとも１つと接続される。メモリリソース１１０は、少なくとも１つの高密度ロジックデバイス及びダイレクト・エクセキューション・ロジック要素によって、選択的にアクセス可能である。 （もっと読む）

【課題】マルチチャネルメモリデバイス、及び、マルチチャネルデバイスの１つ又は複数のチャネルを選択する方法を提供する。
【解決手段】メモリデバイスに組み込まれたスイッチインターフェース（ＳＩ）レジスタ１４７は、複数のインターフェースの特権レベルを管理する。ＳＩレジスタ１４７は、インターフェースに帰する特権レベルに関係なく、複数のインターフェースを介してアクセス可能であってもよい。ステータスレジスタ１４９はステートマシーンビジービットを含み、デュアルチャネルメモリにおいて、どちらかのインターフェースは、ステータスレジスタ１４９をいつでも読み出してもよく、一方では、メモリアレイ１４３にアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ１４９に書き込んでもよい。 （もっと読む）

【課題】システム全体として、メモリアクセスのレイテンシを小さくすることのできるマルチプロセッサシステムを提供する。
【解決手段】あるプロセッサ８が別のノードのメインメモリ９にアクセスしたのをトリガとして、プロセッサ８がアクセスしたデータをそのメインメモリ９から取得して、アクセスしたプロセッサ８と対になったメインメモリ９に移動するアクセスデータ移動手段と、アクセスデータを格納するメインメモリ９から一部データを廃棄してアクセスデータを格納するための容量を確保する格納容量確保手段と、廃棄したデータを替わりに格納するためのメインメモリ９を複数のメインメモリ９の中から選択する格納メモリ選択手段と、選択したメインメモリに廃棄したデータを格納する廃棄データ格納手段を有するメモリ管理機構１０をプロセッサ８とメインメモリ９の間に設置する。 （もっと読む）

【課題】マイグレーション時に生じるＩ／Ｏデバイスからのメモリ変更に依る再コピーを仮想計算機環境に依らずに防止する。
【解決手段】第一の計算機１０ａと第二の計算機１０ｂが第一のスイッチ２０ａおよび第二のスイッチ２０ｂを経由して複数のＩ／Ｏデバイス３０ａ，３０ｂに接続されている計算機システムであって、第一のスイッチ２０ａのメモリコピー制御部２０１ａが、実行するメモリのコピー情報を、コピー中領域情報と、複製領域情報として第二のスイッチ２０ｂに通知し、第二のスイッチの複製制御部２０２ｂは、Ｉ／Ｏデバイス３０ｂからデータを受信した際に、通知されたコピー中領域情報と複製領域情報に基づき、自律的にトランザクションの転送・複製・保留を行う。 （もっと読む）

【課題】１個のＦＩＦＯ回路に格納されているデータを複数のＣＰＵが互いに独立して読出せるＦＩＦＯデータ読出装置を提供する。
【解決手段】ＣＰＵ２およびＣＰＵ４によるＦＩＦＯ回路１２に対する読出要求は、ＦＩＦＯ読出回路２０により処理される。ＦＩＦＯ回路１２に対するＣＰＵ２による総読出回数がＣＰＵ４による総読出回数以上であれば、ＦＩＦＯ読出回路２０はＦＩＦＯ回路１２からデータを読み出してＣＰＵ２に送出するとともに、ＣＰＵ４用のＤＰＲＡＭ３２にそのデータを書き込む。ＣＰＵ２による総読出回数がＣＰＵ４による総読出回数よりも小さい場合、ＣＰＵ２によるＦＩＦＯ回路１２に対する読出要求に対応するデータは、すでにＣＰＵ４に送出されているとともにＣＰＵ２用のＤＰＲＡＭ３０に書き込まれているので、ＦＩＦＯ読出回路２０は、ＤＰＲＡＭ３０の該当アドレス位置からデータを読出してＣＰＵ２に出力する。 （もっと読む）

【課題】複数のプロセッサが共有リソースにアクセスする際の調停頻度を、キャッシュやバッファを抑制するアクセス管理装置、情報処理装置及びアクセス管理方法を提供すること。
【解決手段】複数のプロセッサ１１から要求された共通のリソース１６へのアクセス要求を制御するアクセス管理装置１００であって、複数のプロセッサ１１から受け付けたリードアクセスの複数のアドレスを比較するアドレス比較手段１３と、複数のアドレスのうち一致したアドレスのデータをリソース１６からリードするデータリード手段１４と、データリード手段１４がリードしたデータを、一致した複数のアドレスを出力した複数のプロセッサ１１に同じタイミングで出力するデータ出力手段１５と、を有することを特徴とする。 （もっと読む）

【課題】ダイナミックＲＡＭにアクセスする際のレイテンシーを改善することができるメモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法を提供する。
【解決手段】複数のマスターＭ１〜ＭｎとＤＲＡＭとの間に介在するメモリーコントローラー３７は、メモリーシーケンス制御回路６４とレイテンシー改善回路６７等を備える。レイテンシー改善回路６７は、マスター数判定回路７１と、ページヒット率判定回路７２と、ページ制御回路７３とを備える。マスター数判定回路７１は特定時間におけるアクセスマスター数が有効バンク数（例えば「８」）以下であるか否かを判定し、ページヒット率判定回路７２はページヒット率が設定値Ｑ（本例では５０％）以上であるか否かを判定する。ページ制御回路７３は両条件成立時にページオープン制御信号Ｓopenを出力し、一方の条件でも不成立であるとページクローズ制御信号Ｓcloseを出力する。 （もっと読む）

【課題】プロセッサで用いられるアドレス空間を拡張する。
【解決手段】メモリ管理装置３５は、プロセッサ３ｂのプロセッサ論理アドレス空間ＰＬＡ１に含まれるメモリウィンドウＭＷ１に配置される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報３８を記憶する第１の記憶部１７と、各データに対する配置ヒント情報３８を生成する第１の管理部１５と、配置ヒント情報に基づいて、メモリウィンドウＭＷ１からプロセッサ物理アドレス空間３４に書き込まれるデータに対して、プロセッサ物理アドレス空間３４の中から、書き込み領域を決定する第２の管理部１５と、各データのプロセッサ論理アドレスとプロセッサ物理アドレスとを関連付けたアドレス変換情報３９を、第２の記憶部１７に記憶する第３の管理部１５とを具備する。 （もっと読む）

【課題】 マルチプロセッサシステムの計算処理の効率を向上させる。
【解決手段】 マルチプロセッサシステムは、第１メモリと、第１メモリに接続され、第１メモリに記憶されたデータを用いて処理を実施する処理部とを有している。処理部は、第２メモリと、データおよび処理の結果である処理データの少なくとも一方を第１メモリと第２メモリとの間で転送するデータ転送を実施する第１プロセッサと、第１メモリと第２メモリとの間でのデータ転送と処理とを切り替え可能に実施する第２プロセッサと、第２メモリに転送されたデータを用いて、処理を実施する第３プロセッサとを有している。 （もっと読む）

【課題】効率的なメモリアクセスを行う。
【解決手段】アクセス頻度通知部２００が、ＣＰＵ１００から主記憶４００−１〜４００−２へのアクセス頻度を、主記憶４００−１〜４００−２にあらかじめ設定されたアドレスごとに監視し、監視したアクセス頻度があらかじめ設定された頻度閾値を超えたアドレスがある場合、ＣＰＵ１００へ通知を行い、そのアドレスをレジスタに保持し、アクセス頻度通知部２００からＣＰＵ１００へ通知があった場合、割り当て変更部３００が、レジスタに保持されているアドレスに基づいて、ＣＰＵ１００における主記憶４００−１〜４００−２のアドレスの割り当てを変更する。 （もっと読む）

【課題】 高密度実装するサーバモジュールのメモリ容量の増設を容易にする。
【解決方法】 メモリ容量を追加するためのメモリ増設モジュールをサーバシステムに備えることにより、サーバブレードのＣＰＵには通常のメモリと認識可能な外部メモリの増設手段を持ち、複数のサーバブレードで１つのモジュールを共有することにより、複数のサーバブレードのメモリ容量を増設が可能なサーバシステム。 （もっと読む）

回路基板（２１０）と、この回路基板上に実装された１又はそれ以上のデジタル信号プロセッサ（１００）とを含む集積回路装置（２００）を提供する。デジタル信号プロセッサ（１００）は、データユニット（１２０）及び制御ユニット（１１０）を含み、データユニットは、特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コア（１２４）と、特定のアプリケーションを実行するためのコマンドを制御ユニット及びデータユニットに送信するように構成された１又はそれ以上の命令を記憶する命令メモリ（１２２）とを含み、制御ユニットは、複数のメモリバンク（１３０、１４０）と関数コアの間の、特定のアプリケーションを実行するためのデータの流れを制御するように構成され、複数のメモリバンクは、１又はそれ以上のデジタル信号プロセッサの各々に結合されるとともに、回路基板上に統合された少なくとも２又はそれ以上のローカルメモリバンク（１３０）を含む。 （もっと読む）

方法は、複数のマスターの各マスターのメモリアクセスパターンを予測するステップを含む。複数のマスターは、クロスバー相互接続部を介して多チャンネルメモリにアクセスすることができ、その多チャンネルメモリは、複数のバンクを有する。本方法は、複数のバンクの各バンクと関連するページサイズを識別するステップを含む。本方法はまた、各マスターのメモリアクセスパターンに基づいて複数のバンクの少なくとも1つのバンクを複数のマスターの各マスターに割り当てるステップも含む。
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【課題】ローカル物理メモリとリモート物理メモリとの間で共有されるバーチャルメモリのためのハードウェアサポートを提供すること。
【解決手段】本発明の一態様は、バーチャルアドレスを含むメモリアクセスリクエストを受信するステップと、前記バーチャルアドレスに対応する物理アドレス（ＰＡ）がプロセッサに付属されるローカルメモリ又は非コヒーラントリンクを介し前記プロセッサに接続されるアクセラレータに付属するリモートメモリに存在するか判断するため、前記プロセッサの変換ルックアサイドバッファ（ＴＬＢ）に格納される前記バーチャルアドレスに対応するエントリを解析するステップと、前記ＰＡが前記リモートメモリに存在する場合、前記メモリアクセスリクエストを実行するため、リバースプロキシ実行リクエストを前記リモートメモリに送信するステップとを有する方法であって、前記ローカルメモリと前記リモートメモリとは、一緒になって共有バーチャルメモリスペースを構成する方法に関する。 （もっと読む）

【課題】コンピュータの使用量が減った際に積極的に省電力状態に遷移させることが可能となり、コンピュータの使用電力の削減を可能とする。
【解決手段】コンピュータシステムは、１個または複数のＣＰＵコア、メモリコントローラ、メモリ、及びクロスバスイッチを備えたＣＰＵソケットを複数接続して構成されるコンピュータを有する。コンピュータは、あるＣＰＵソケット内のＣＰＵコアが全て省電力状態になった場合、メモリの全体使用容量が予め定められたしきい値を下回ったときに、該当ＣＰＵソケット配下に接続されているメモリの内容を他のＣＰＵソケット配下のメモリに再配置することにより、該当ＣＰＵソケット配下に接続されているメモリへのアクセスをなくし、該当ＣＰＵソケット全体を省電力状態に遷移させる。 （もっと読む）