【課題】例えば、ハンドシェイクのための専用線を設けずに、スレーブ装置からマスタ装置へデータを送信する際のハンドシェイクを実現する。
【解決手段】シリアル通信システムは、マスタ装置と１以上のスレーブ装置とを含む。各スレーブ装置は、スレーブ装置に接続された状態信号線の信号レベルを変化させることで、状態信号を送信する準備が整ったことを通知する通知手段を備える。マスタ装置は、すべてのスレーブ装置について状態信号線の信号レベルが変化したことを検出する検出手段を備える。また、マスタ装置は、すべてのスレーブ装置について状態信号線の信号レベルが変化すると、状態信号を送信させるためのクロック信号をクロック信号線へ送出するクロック信号発生手段を備える。 （もっと読む）

【課題】データ転送において誤動作が発生した場合に、データ転送制御回路の内部で該誤動作を検知できると共に、異常なデータ転送状態を正常に戻すことができるリセット回路及びデータ転送制御回路。
【解決手段】ＮＡＮＤ回路２０は、ｎｏｄｅ９から出力される信号とｎｏｄｅ１０から出力される信号とが入力されて、ｎｏｄｅ１１へ信号を出力する。ＮＡＮＤ回路２２は、ＲＥＳＥＴ信号とｎｏｄｅ１１の出力との論理積の反転信号を出力し、インバータ２４は、ＮＡＮＤ回路２２から出力された信号を反転してＣＬＫＲＳＴ信号を出力する。ラッチ回路２６は、ＣＬＫＲＳＴ信号がハイレベルのときのＩＣＬＫ信号の出力レベルは、ラッチされたｎｏｄｅ２の出力レベルである。一方、ＣＬＫＲＳＴ信号の出力レベルがローレベルのときのＩＣＬＫ信号はローレベルである。 （もっと読む）

【課題】 同期化回路の無駄なスイッチング動作を回避し、消費電力を低減する。
【解決手段】 同期化レジスタ２０および３０には、受信レジスタ１０が取り込んだデータの下位８ビットデータＲＤ０〜ＲＤ７および上位８ビットデータＲＤ８〜ＲＤ１５が各々与えられる。クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 （もっと読む）

【課題】近年、不揮発性メモリ内蔵マイコンに搭載される不揮発性メモリの容量が格段に増加してきたことにより、不揮発性メモリに対する書込み処理の簡便化および高速化が望まれてきている。
【解決手段】本発明のデータ書込み装置の書込み方法は、フラッシュライタからフラッシュマイコンへ書込みデータ等を送信する場合には、ＭＤＡＴＡ信号の立ち下がりエッジ信号をハンドシェーク用の信号として使用し、一方、フラッシュマイコンからフラッシュライタへ応答データを送信する場合には、ＭＤＡＴＡ信号の立ち上がりエッジ信号をハンドシェーク用の信号として使用することを特徴とする。 （もっと読む）

【課題】拡張アドレスに対応しているデバイスと拡張アドレスに未対応のデバイスが混在している場合の誤動作の発生を防止する。
【解決手段】コントローラ22のシリアル通信部42は、通信線24に接続された各デバイスのうち通信対象デバイスのアドレスを通信線24を介して通知した後に、通信線24を介してデータの送受を行い、クロック発生部44はシリアル通信部42がアドレスの通知又はシリアル通信を行っている間、クロック信号線26へクロック信号を出力する。バッファ制御部46は通信対象が拡張アドレス対応デバイス38Aか否か判定し、通信対象が拡張アドレス未対応デバイス38Bであれば、クロック信号線26からのクロック信号をクロック信号線30へ出力する状態へ３状態バッファ28を切り替え、通信対象が拡張アドレス対応デバイス38Aであれば、クロック信号線26からのクロック信号を遮断する状態へ３状態バッファ28を切り替える。 （もっと読む）

【課題】半導体集積回路装置において、簡便な方法により、非整数倍のクロックで動作するモジュール間の信号同期を実現する機能を提供する。
【解決手段】半導体集積回路装置は、第１の内部モジュールと、第１の内部モジュールと内部バスを介してデータ転送を行う第２の内部モジュールと、第１の基準クロックを生成して第１の内部モジュールに供給し、第２の基準クロック及び第１の基準クロックのクロックエッジの位置に対応する第２の基準クロックの有効なクロックエッジの位置を示すクロック同期信号を生成して第２の内部モジュールに供給するクロック生成部とを備え、第１の内部モジュールは、第１の基準クロックのクロックエッジに従ってデータ転送を行い、第２の内部モジュールは、第２の基準クロックとクロック同期信号に基づいて有効なクロックエッジに従ってデータ転送を行う。 （もっと読む）

【課題】
デジタルインターフェースを用いて再生装置からデータ受信装置へオーディオデータの伝送を行うシステムにおいて、再生装置がオーディオデータおよびビデオデータが記録された記録媒体を再生するとき、データ受信装置から出力されるオーディオデータの音質の劣化を防ぐことができるデータ受信装置を提供する。
【解決手段】
入力されたオーディオデータから検出した送信側クロックおよび受信側クロックが同期するように送信側クロックを調整し受信側クロックと送信側クロックの同期をとる受信装置クロック制御モードをするか否かを確認し、再生装置から受信装置クロック制御モードをすることができない応答があると、入力されたオーディオデータを記憶手段に記憶される制御をし、生成される受信側クロックに応じて記憶手段からオーディオデータを読み出す制御をする制御手段を備える。 （もっと読む）

【課題】複数の計算機モジュールを積み上げて接続するスタック方式のバスシステムにおいて、クロックや割込みなどのバス資源を自動的に整合して割り振ることができる計算機システムを提供する。
【解決手段】一つのシステムモジュールとｎ個の周辺モジュールからなる計算機システムにおいて、各周辺モジュール２０は、割込み選択部２１、クロック選択部２２、調停信号選択部２３、資源決定部２４、位置認識部２５を有する。位置認識部２５は、システムモジュールに存在する位置設定部１４と連携し、自モジュールのシステム内における位置を認識し、自律的にモジュールが使用するバス資源を決定する。各周辺モジュール２０は、決定したバス資源を割込み選択部２１、クロック選択部２２および調停信号選択部２３にて選択して使用することで、バス資源をシステム内で整合して設定することができる。 （もっと読む）

本発明の実施形態は、一般的に、双方向性クロックを使用するクロッキングアーキテクチャ用のシステム、方法、及び装置に関する。一実施形態では、チップは、基準クロックを受信又は送信するよう静的に構成可能な双方向性クロックポートを含む。一実施形態では、チップは、データを受信する第１のポートと第２のポートを含み、チップは、第２のポートにおける送信器に対して第１のポートで受信したデータの少なくとも一部を中継する。他の実施形態も説明し請求項に記載する。 （もっと読む）

共用バスを動作させる方法には、共用バス上でウェイクアップ信号を送信するステップが含まれる。このウェイクアップ信号は、それぞれの信号がバスがフリーであることを示す信号及びバスがビジーであることを示す信号の一方である信号シーケンスを含んでいる。この方法を実行するマイクロコントローラも考えられている。共用バス用のウェイクアップ装置は、前記共用バスがフリーであること及び前記共用バスがビジーであることの一方を示す信号を識別して、識別信号を選択的に出力する第１のラッチと、識別信号を受信した後で、前記共用バスがフリーであること及び前記共用バスがビジーであることの他方を示す信号を識別して、パワーオン信号を選択的に出力する第２のラッチとを備えている。これらのラッチは、Ｄ型フリップフロップとすることができる。
（もっと読む）

【課題】 送信するアドレス信号及び送受信するデータを実質的に圧縮することにより、通信速度の向上を図り得るシリアル通信マイクロコントローラを提供する。
【解決手段】 ＣＰＵ側シリアルインターフェースと、周辺回路側シリアルインターフェースとを備え、ＣＰＵ側シリアルインターフェース及び周辺回路側シリアルインターフェースには、出力するシリアルデータのビット幅を圧縮するビット幅圧縮回路１２，１４ｅと、受信したシリアルデータのビット幅を伸張するビット幅伸張回路１５，１６ａ〜１６ｈとを備えた。 （もっと読む）

【課題】データ転送速度を向上させる。
【解決手段】ホスト機器２００に装着して使用されるメモリカード１００であって、ホスト機器２００から供給されるクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジとに同期して、データを送受信するデータ制御回路１７を含む。 （もっと読む）

【課題】 パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供する。
【解決手段】 ホスト装置１０は、スレーブ装置１２とパケットの送受信を行う場合、データバス１０４への出力モードに、オープンドレイン出力期間を設定し、スレーブ装置１２とパケットの送受信を開始後に、オープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う。 （もっと読む）

【課題】処理の高速化効果と同期回路設計の容易化をもたらすタイミング信号による同期回路生成装置を提供すること。
【解決手段】クロック信号等の一定周期の同期信号に制御される同期レジスタを介し、多段に構成される組合せ回路から成るデジタル回路において、同期レジスタ間にある組合せ回路の伝播遅延から導かれる組合せ回路ごとに独自なタイミング信号を新たに生成し、一定周期の同期信号に換わって同期レジスタを制御するタイミング信号制御手段と、同期レジスタ間にある組合せ回路の最大遅延信号の到達を知らせるためのタイミング信号を生成するタイミング信号生成手段とを有するよう構成する。 （もっと読む）

【課題】タイミングの異なるパラレルデータを同期化し、転送する回路に関し、同期化のための遅延回路の規模を小さく。
【解決手段】データストローブ信号で、パラレルデータがセットされる複数の第１のフリップフロップ回路（４２−０〜４２−Ｎ）と、複数の遅延回路（４４−０〜４４−Ｎ）と、複数の第２のフリップフロップ回路（４６−０〜４６−Ｎ）を有し、第２フリップフロップ回路のクロックにも、遅延量を分担させ、第２のフリップフロップ回路を、データ転送同期回路のデータ同期化に利用する。このため、遅延回路を大幅に少ない量の遅延素子で構成することができる。 （もっと読む）

【課題】 ＭＣＰのＬＳＩチップ間において、１本のパターン配線で複数の信号を転送することができるデータ転送回路を提供する。
【解決手段】 複数の送信データＳｉ（例えば、ｉ＝０〜３）に対応して２段のＦＦ１１_ｉ，１３_ｉからなるシフトレジスタを設け、システムクロックＣＬＫを１／４に分周した分周クロックＣＫＤで保持する。ＥＯＲ１５_ｉとＯＲ１６で送信データＳｉの変化を検出したときに、その分周クロックＣＫＤの期間だけ検出信号ＤＥＴを出力し、システムクロックＣＬＫを転送クロックＣＫＴとして出力する。送信側回路１０では、カウンタ１８で転送クロックＣＫＴをカウントし、カウント値に基づいて送信データＳｉを時分割多重化して転送データＴＸＤを出力する。受信側回路２０では、カウンタ２２で転送クロックＣＫＴをカウントし、そのカウント値に基づいて転送データＴＸＤを分離する。 （もっと読む）

【課題】簡単な構成で、高速動作が可能なデータ入出力を可能にすること。
【解決手段】第１のデータ入出力装置１０を、第２のデータ入出力装置２０に対してクロックを送信するための送信クロック端子１０３と、上記クロックのタイミングに同期した送信データを出力する出力タイミング制御回路１０４を有する送信データ出力部と、上記送信データを上記第２のデータ入出力装置２０に対して送信するための送信データ端子１０７と、上記クロックとは異なる外部クロックを受信するための受信クロック端子１１０と、上記外部クロックに同期した受信データを上記第２のデータ入出力装置２０から入力する入力タイミング制御回路１１５を有する受信データ入力部と、上記受信データを受信するための受信データ端子１１６と、を備えるＩＣチップとして構成する。 （もっと読む）

【課題】大きなコンピューティングおよび通信システムに渡って同期用クロックを維持することは課題である。
【解決手段】入力ポートの集まり、出力ポートの集まり、およびスイッチング素子を含む相互接続構造が開示された。データは、特定のデータ入力時間にのみスイッチング素子に入力される。相互接続構造は同期化素子の集まりを含む。パケットの形のデータは非同期式で入力ポートに入力される。データパケットは入力ポートから同期化ユニットに渡される。データは、同期化ユニットを出て、特定のデータ入力時間にスイッチング素子に到達する各パケットと共にスイッチング素子に入力される。 （もっと読む）

【課題】
データ通信速度を適宜変更し得るようにする。
【解決手段】
情報処理装置２において、カード型半導体記憶装置３とデータ通信する際に用いるクロック信号Ｓ１ｂの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置３においても、情報処理装置２とデータ通信する際に用いるクロック信号Ｓ１ｄの周波数を同じように変化させることができる。この結果、情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を適宜変更することができる通信システム１を実現することができる。 （もっと読む）

【課題】 簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行う。
【解決手段】 シリアルデータ信号ＳＤをそれに同期したクロック信号ＣＫ_１でシリアルパラレル変換してパラレル信号Ｐを生成するシフトレジスタ２と、クロック信号ＣＫ_１のパルスをカウントしたカウント値が所定の数に達した場合に、シフトレジスタ２にパラレル信号Ｐを出力させるデータ転送指示信号Ｔを送信するカウンタ３とを備えたシリアルパラレル変換回路において、クロック信号ＣＫ_１よりも周波数が低い第２のクロック信号ＣＫ_２のパルスが２回以上入力される間、クロック信号ＣＫ_１のパルスがなかった場合に、カウンタのカウント値をリセットする。 （もっと読む）