通信システム及び通信装置
【課題】
データ通信速度を適宜変更し得るようにする。
【解決手段】
情報処理装置2において、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置3においても、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数を同じように変化させることができる。この結果、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を適宜変更することができる通信システム1を実現することができる。
データ通信速度を適宜変更し得るようにする。
【解決手段】
情報処理装置2において、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置3においても、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数を同じように変化させることができる。この結果、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を適宜変更することができる通信システム1を実現することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は通信システム及び通信装置に関し、例えば、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置に適用して好適なものである。
【背景技術】
【0002】
近年この種の半導体記憶装置として、カード型の形状に構成されたカード型半導体記憶装置が普及している。例えばこのカード型半導体記憶装置としては、メモリスティック(R)等が広く知られている(例えば特許文献1参照)。
【0003】
このようなカード型半導体記憶装置が例えばパーソナルコンピュータ等に相当する情報処理装置に接続されると、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータや、カード型半導体記憶装置から情報処理装置に対して読み出されるデータが、カード型半導体記憶装置と情報処理装置との間でやり取りされる。
【特許文献1】特開2003−242470公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで一般的に、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータが例えば画像データ等の情報量の多いデータである場合には、このデータをカード型半導体記憶装置に対して早く書き込み終えるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を上げることが要求される。
【0005】
その一方で情報処理装置とカード型半導体記憶装置との間で情報量の少ないデータがやり取りされる場合には、情報処理装置及びカード型半導体記憶装置における消費電力を低減させるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を下げることが要求される。
【0006】
これら要求を満たすためには、情報処理装置とこれに接続されているカード型半導体記憶装置との間のデータ通信速度を適宜変更し得るようにする必要がある。
【0007】
本発明は以上の点を考慮してなされたもので、データ通信速度を適宜変更し得るようにした通信システム及び通信装置を提案しようとするものである。
【課題を解決するための手段】
【0008】
かかる課題を解決するため本発明においては、第1の通信装置及び当該第1の通信装置とデータ通信する第2の通信装置を有する通信システムにおいて、第1の通信装置には、クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、クロック生成部により生成されるクロック信号を第2の通信装置に対して供給するクロック信号供給手段と、クロック信号供給手段により供給するクロック信号を、周波数変更手段により周波数を変更した後のクロック信号と同周波数にするように命令する周波数変更命令データを、第2の通信装置に対して供給する命令供給手段とを設け、第2の通信装置には、第1の通信装置からのクロック信号を受信するクロック信号受信手段と、第1の通信装置からの周波数変更命令データを受信する命令受信手段と、受信した周波数変更命令データに応じて受信したクロック信号の周波数を変更する周波数変更手段とを設け、第1及び第2の通信装置は、それぞれの周波数変更手段により周波数を変更した後のクロック信号に基づいてデータ通信するようにした。
【0009】
この結果この通信システムでは、第1の通信装置において、第2の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第2の通信装置においても、第1の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第1の通信装置と第2の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明の効果】
【0010】
本発明によれば、第1の通信装置において、第2の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第2の通信装置においても、第1の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第1の通信装置と第2の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明を実施するための最良の形態】
【0011】
以下図面について、本発明の一実施の形態を詳述する。
【0012】
(1)通信システムの全体構成
図1において、1は全体として通信システムを示し、パーソナルコンピュータ等に相当する情報処理装置2と、当該情報処理装置2に接続されるカード型半導体記憶装置3とを有する。
【0013】
情報処理装置2とカード型半導体記憶装置3とが接続されると、図2に示す情報処理装置2内の基板10に設けられた各端子T(1〜7)と、図3に示すカード型半導体記憶装置3内のICチップ20に設けられた各端子T(11〜17)とが、線路L(1〜7)を介して接続される。因みに、情報処理装置2側の各端子T(1〜7)とカード型半導体記憶装置3側の各端子T(11〜17)とを結ぶこれら線路L(1〜7)は、情報処理装置2とカード型半導体記憶装置3とが接続された際、例えば、情報処理装置2に設けられた複数の接続ピンのそれぞれとカード型半導体記憶装置3に設けられた複数の接続ピンのそれぞれとが接触することにより確立されるものである。
【0014】
ここで図2を用いて、情報処理装置2の構成を詳細に説明する。この情報処理装置2は、クロック信号S1を生成するための発振器11を有し、当該発振器11により生成したクロック信号S1を、第1端子T1及び第1線路L1を順次介して、カード型半導体記憶装置3に対して供給するようになされている。因みに本実施の形態の場合この発振器11は、例えば33[MHz]のクロック信号S1を生成するようになされている。
【0015】
またこの情報処理装置2は、カード型半導体記憶装置3を駆動するための電力を、第2端子T2及び第2線路L2を順次介して、カード型半導体記憶装置3に供給するようになされている。またこの情報処理装置2は、その内部のグランドが第3端子T3及び第3線路L3を介して、カード型半導体記憶装置3側のグランドに接続される。これにより、情報処理装置2側のグランドレベルとカード型半導体記憶装置3側のグランドレベルとが一致するようになされている。
【0016】
またこの情報処理装置2は、データ処理部12を有している。このデータ処理部12は、情報処理装置2内の各回路部を制御するための制御部等からなる。例えばこのデータ処理部12は、入力インターフェース部16を介して第5端子T5の電圧レベルを検出することにより、情報処理装置2に対してカード型半導体記憶装置3が接続されたか否かを認識するようになされている。
【0017】
つまりこの第5端子T5が接続されている第5線路L5は、例えば、抵抗R1を介して情報処理装置2内の所定電圧に接続されている(プルアップされている)。また情報処理装置2とカード型半導体記憶装置3とが接続された場合、この第5端子T5は第5線路L5を介してカード型半導体記憶装置3側のグランドに接続される。これにより情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルが所定電圧であることを検出した場合、情報処理装置2に対してカード型半導体記憶装置3が接続されていないと判断することができ、第5端子T5の電圧レベルがグランドレベルであることを検出した場合、情報処理装置2に対してカード型半導体記憶装置3が接続されていると判断することができる。
【0018】
またこの情報処理装置2は、発振器11により生成したクロック信号S1の周波数を変更するPLL(Phase Lock Loop)回路13を有している。このPLL回路13は、発振器11から入力されるクロック信号S1を例えば4逓倍する逓倍部13Aと、当該逓倍部13Aにより4逓倍されたクロック信号S1aを分周する分周部13Bとを有している。
【0019】
ここでこの情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルを検出することにより情報処理装置2に対してカード型半導体記憶装置3が接続されたことを認識すると、データ処理部12内のレジスタ12Aに格納された分周比データに基づいて分周部13Bをリセットするように命令するリセット命令信号S2を、PLL回路13に対して送出する。因みに本実施の形態の場合この分周比データには、初期値として例えば分周比値「2(4分周)」が示されている。
【0020】
PLL回路13は、データ処理部12からリセット命令信号S2を受信すると、これに応じてデータ処理部12内のレジスタ12Aに格納されている分周比データに示されている分周比値「2(4分周)」に基づいて、逓倍部13Aからのクロック信号S1aを4分周する動作をさせるように、分周部13Bをリセットする。この結果この分周部13Bは、逓倍部13Aにより4逓倍されたクロック信号S1aを4分周し、得られたクロック信号S1bを第1フリップフロップ回路F1に対して供給する。
【0021】
このようにしてこのPLL回路13は、発振器11により生成された33[MHz]のクロック信号S1を4逓倍及び4分周し、この結果得られた33[MHz]のクロック信号S1bを、第1フリップフロップ回路F1に対して供給するようになされている。
【0022】
実際上このPLL回路13は、発振器11から供給されたクロック信号S1を、逓倍部13A及び分周部13Bにより正確に4逓倍及び4分周し得るようになったとき(つまりロックインしたとき)、この旨を示すロックイン通知信号S3をデータ処理部12に対して供給する。これによりこのデータ処理部12は、PLL回路13がロックインしたことを認識し得るようになされている。
【0023】
第1フリップフロップ回路F1は、データ処理部12から出力インターフェース部14を介して供給される、カード型半導体記憶装置3へのデータを、PLL回路13から供給される33[MHz]のクロック信号S1bに基づいて順次ラッチすることにより、このデータを入出力バッファ15、第6端子T6及び第6線路L6を順次介して、カード型半導体記憶装置3に対して供給する。従ってこの場合この情報処理装置2は、33[MHz]の通信速度により、カード型半導体記憶装置3へのデータを、カード型半導体記憶装置3に対して送出するようになされている。
【0024】
第2フリップフロップ回路F2は、データ処理部12から出力インターフェース部14を介して供給されるステータス通知信号S4を、発振器11から供給される33[MHz]のクロック信号S1に基づいて順次ラッチすることにより、このステータス通知信号S4を第4端子T4及び第4線路L4を順次介して、カード型半導体記憶装置3に対して供給する。従ってこの場合この情報処理装置2は、33[MHz]の通信速度により、ステータス通知信号S4をカード型半導体記憶装置3に対して送出するようになされている。
【0025】
ここで、このステータス通知信号S4について詳細に説明する。本実施の形態の場合このステータス通知信号S4は、情報処理装置2のデータ処理部12により生成される。
【0026】
最初に、書き込み処理時のステータス信号S4について説明する。因みにこの場合この書き込み処理は、情報処理装置2からカード型半導体記憶装置3に対してデータが送出され、カード型半導体記憶装置3がこのデータを内部の半導体メモリに対して書き込む処理に相当する。
【0027】
この情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、書き込み処理に関するコマンドデータ(例えば、データを書き込む旨を示したコマンドデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【0028】
次いでこの情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、かかるコマンドデータの内容に応じたデータ(つまり書き込みデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2からコマンドデータに応じたデータが送信される状態」であることを認識することができる。
【0029】
続いてこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、かかるデータを正常に受信し終えたか否かの通知データを受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2に対してかかる通知データを送信すべき状態」であることを認識することができる。
【0030】
次に、読み出し処理時のステータス信号S4について説明する。因みにこの場合この読み出し処理は、カード型半導体記憶装置3の半導体メモリから読み出されたデータが、カード型半導体記憶装置3から情報処理装置2に対して送出される処理に相当する。
【0031】
この情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、読み出し処理に関するコマンドデータ(例えば、データを読み出す旨を示したコマンドデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【0032】
次いでこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、読み出し処理を許可する旨の通知データを受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2に対してかかる通知データを送信すべき状態」であることを認識することができる。
【0033】
続いてこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、かかるコマンドデータに応じたデータ(つまり読み出しデータ)を受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2からのコマンドデータに応じたデータを読み出して送信する状態」であることを認識することができる。
【0034】
このようにしてこの情報処理装置2は、ステータス通知信号S4をカード型半導体記憶装置3に対して供給することにより、そのとき第6線路L6を介して通信するデータの種類をカード型半導体記憶装置3に対して通知するようになされている。
【0035】
一方、カード型半導体記憶装置3から供給されるデータストローブ信号S5が、第7線路L7及び第7端子T7を順次介してDLL(Delay Lock Loop)回路15に対して供給される。因みにこのデータストローブ信号S5は、カード型半導体記憶装置3から第6線路L6及び第6端子T6を順次介して情報処理装置2に供給されるデータに同期して、カード型半導体記憶装置3から供給されるものである。
【0036】
DLL回路15は、当該供給されたデータストローブ信号S5に対して、その周波数を2倍する処理を実行した後その位相を90度ずらす処理を実行し、この結果得られた信号(以下、これをラッチタイミング信号と呼ぶ)S5aを第3フリップフロップ回路F3に対して供給する。
【0037】
第3フリップフロップ回路F3は、DLL回路15から供給されるラッチタイミング信号S5aに基づいて、カード型半導体記憶装置3から第6端子T6及び入出力バッファ15を順次介して供給されるデータを順次ラッチすることにより、カード型半導体記憶装置3からのデータを取り込み、これを入力インターフェース部16を介してデータ処理部12に供給するようになされている。
【0038】
次に図3を用いて、カード型半導体記憶装置3の構成を詳細に説明する。このカード型半導体記憶装置3は、データ処理部21を有している。例えばこのデータ処理部21は、カード型半導体記憶装置3内の各回路部を制御する制御部や、データが書き込まれる半導体メモリや、当該半導体メモリに書き込むデータに対して誤り訂正符合を付加する処理等を実行する誤り訂正回路等からなる。
【0039】
またこのカード型半導体記憶装置3は、情報処理装置2の発振器11から第1線路L1及び第11端子T11を順次介して供給されるクロック信号S1の周波数を変更するPLL回路22を有している。このPLL回路22は、情報処理装置2側のPLL回路13と同じように、供給されるクロック信号S1を例えば4逓倍する逓倍部22Aと、当該逓倍部22Aにより4逓倍されたクロック信号S1eを分周する分周部22Bとを有している。
【0040】
このカード型半導体記憶装置3は情報処理装置2に接続されると、その内部のグランドレベルが第13端子T13及び第3線路L3を介して情報処理装置2側のグランドレベルと一致する。またこのときこのカード型半導体記憶装置3内のパワーオンリセット回路23に対しては、情報処理装置2から第2線路L2及び第12端子T12を順次介して電力が供給される。
【0041】
これに応じてパワーオンリセット回路23は、この電力をカード型半導体記憶装置3内の各回路部に供給することにより当該各回路部を駆動開始させる。さらにこのときこのパワーオンリセット回路23は、データ処理部21内のレジスタ21Aに格納された分周比データに基づいて分周部22Bをリセットするように命令するリセット命令信号S11を、AND回路24を介してPLL回路22に対して入力する。因みに本実施の形態の場合この分周比データには、情報処理装置2側の分周比データと同じように、初期値として例えば分周比値「2(4分周)」が示されている。
【0042】
因みに本実施の形態の場合、このAND回路24の第1入力端子P1に対しては、通常、データ処理部21からLOWレベルの信号が反転入力されている。またこのAND回路24の第2入力端子P2に対しては、通常、パワーオンリセット回路23からHIGHレベルの信号が入力されている。これによりこのAND回路24からPLL回路22に対しては、通常、HIGHレベルの出力信号が出力される。ここでカード型半導体記憶装置3が情報処理装置2に対して接続されると、これに応じてパワーオンリセット回路23は、AND回路24の第2入力端子P2に対してLOWレベルの信号を所定期間供給する。これによりこの期間中、AND回路24からPLL回路22に対して出力される出力信号もHIGHレベルからLOWレベルに遷移する。PLL回路22は、この出力信号の電圧レベルの遷移を検出し、これをリセット命令信号S11として認識するようになされている。
【0043】
PLL回路22は、パワーオンリセット回路23からリセット命令信号S11を受信すると、これに応じてデータ処理部21内のレジスタ21Aに格納されている分周比データに示されている分周比値「2(4分周)」に基づいて、逓倍部22Aからのクロック信号S1eを4分周する動作をさせるように、分周部22Bをリセットする。この結果この分周部22Bは、逓倍部22Aにより4逓倍されたクロック信号S1eを4分周し、得られたクロック信号S1dを第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給する。
【0044】
このようにしてこのPLL回路22は、情報処理装置2から供給された33[MHz]のクロック信号S1を4逓倍及び4分周し、この結果得られた33[MHz]のクロック信号S1dを、第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給するようになされている。
【0045】
実際上このPLL回路22は、情報処理装置2から供給されたクロック信号S1を、逓倍部22A及び分周部22Bにより正確に4逓倍及び4分周し得るようになったとき(つまりロックインしたとき)、この旨を示すロックイン通知信号S12をデータ処理部21に対して供給する。これによりこのデータ処理部21は、PLL回路22がロックインしたことを認識し得るようになされている。
【0046】
第11フリップフロップ回路F11は、情報処理装置2から第6線路L6、第16端子T16及び入出力バッファ25を順次介して供給されるデータを、PLL回路22から供給される33[MHz]のクロック信号S1dを反転したものに基づいてラッチする。これによりこの第11フリップフロップ回路F11は、情報処理装置2から33[MHz]の通信速度により供給される当該データを確実に取り込むことができる。
【0047】
そしてこの第11フリップフロップ回路F11は、当該取り込んだデータを入力インターフェース部26を介してデータ処理部21に供給する。
【0048】
またこの際第14フリップフロップ回路F14は、情報処理装置2から第4線路L4及び第14端子T14を介して順次供給されるステータス通知信号S4を、情報処理装置2から第1線路L1及び第11端子T11を順次介して供給される33[MHz]のクロック信号S1に基づいてラッチする。これによりこの第14フリップフロップ回路F14は、情報処理装置2から33[MHz]の通信速度により供給される当該ステータス通知信号S4を確実に取り込むことができる。
【0049】
そしてこの第14フリップフロップ回路F14は、当該取り込んだステータス通知信号S4を入力インターフェース部26を介してデータ処理部21に供給する。
【0050】
かくしてこのデータ処理部21は、情報処理装置2から第11フリップフロップ回路F11を介して受信したデータの種類を、情報処理装置2から第14フリップフロップ回路F14を介して受信したステータス通知信号S4に基づいて認識することができる。その結果このデータ処理部21は、情報処理装置2から受信したデータを正常に処理することができる。
【0051】
またこのカード型半導体記憶装置3のデータ処理部21は、例えば、情報処理装置2から供給されるステータス通知信号S4に基づいて、情報処理装置2に対してデータを送信すべきことを認識すると、当該データを出力インターフェース部27を介して第12フリップフロップ回路F12に対して供給すると共に、当該データに同期したデータストローブ信号S5を出力インターフェース部27を介して第13フリップフロップ回路F13に対して供給する。
【0052】
このとき第12フリップフロップ回路F12は、当該出力インターフェース部27から供給されるデータを、PLL回路22から供給される33[MHz]のクロック信号S1dに基づいて順次ラッチすることにより、当該データを第16端子T16及び第6線路L6を順次介して、情報処理装置2に対して供給する。さらにこのとき第13フリップフロップ回路F13は、当該出力インターフェース部27から供給されるデータストローブ信号S5を、PLL回路22から供給される33[MHz]のクロック信号S1dに基づいて順次ラッチすることにより、当該データストローブ信号S5を第17端子T17及び第7線路L7を順次介して、情報処理装置2に対して供給する。
【0053】
かくしてこのカード型半導体記憶装置3は、情報処理装置2に対して送信すべきデータを、第6線路L6を介して情報処理装置2に対して送出すると共に、当該データに同期したデータストローブ信号S5を、第7線路L7を介して情報処理装置2に対して送出することができる。
【0054】
以上のようにしてこの場合この通信システム1においては、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して33[MHz]のデータ通信速度により送受するようになされている。
【0055】
ところで図2に示した情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置3とのデータ通信速度を上げるべきと判断し、レジスタ12Aに格納されている分周比データの分周比値を例えば「2(4分周)」から「1(2分周)」に変更する。
【0056】
またこのとき情報処理装置2のデータ処理部12は、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1(2分周)」に変更するように命令する分周比変更命令データD1を、出力インターフェース部14、第1フリップフロップ回路F1及び第6端子T6を順次介してカード型半導体記憶装置3に対して送出する。
【0057】
カード型半導体記憶装置3のデータ処理部21は、かかる分周比変更命令データD1を第16端子T16、第11フリップフロップ回路F11及び入力インターフェース部26を順次介して受信すると、当該受信した分周比変更命令データD1に基づいて、レジスタ21Aに格納されている分周比データの分周比値を「2(4分周)」から「1(2分周)」に変更する。
【0058】
次いでカード型半導体記憶装置3のデータ処理部21は、レジスタ21Aに格納されている分周比データに基づいて分周部22Bをリセットするように命令するリセット命令信号S11を、AND回路24を介してPLL回路22に対して送出する。
【0059】
実際このときこのデータ処理部21は、所定期間、AND回路24の第1入力端子P1に対してHIGHレベルの信号を反転入力する。これによりこの期間中、AND回路24から出力される出力信号もHIGHレベルからLOWレベルに遷移する。PLL回路22は、この出力信号の電圧レベルの遷移を検出し、これをかかるリセット命令信号S11として認識するようになされている。
【0060】
PLL回路22は、データ処理部21からリセット命令信号S11を受信すると、これに応じてデータ処理部21内のレジスタ21Aに格納されている分周比データに示されている分周比値「1(2分周)」に基づいて、逓倍部22Aからのクロック信号S1eを2分周する動作をさせるように、分周部22Bをリセットする。この結果この分周部22Bは、逓倍部22Aにより4逓倍されたクロック信号S1eを2分周し、得られた66[MHz]のクロック信号S1dを第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給する。
【0061】
かくしてこの後第11フリップフロップ回路F11は、情報処理装置2から第16端子T16を介して入力されるデータを、PLL回路22から供給される66[MHz]のクロック信号S1dを反転したものに基づいてラッチするように動作する。また第12フリップフロップ回路F12は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータを、PLL回路22から供給される66[MHz]のクロック信号S1dに基づいてラッチするように動作する。また第13フリップフロップ回路F13も、データ処理部21から出力インターフェース部27を介して供給される、かかるデータに同期したデータストローブ信号S5を、PLL回路22から供給される66[MHz]のクロック信号S1dに基づいてラッチするように動作する。
【0062】
これに対して第14フリップフロップ回路F14は、情報処理装置2から第14端子T14を介して入力されるステータス通知信号S4を、情報処理装置2から第11端子T11を介して供給される33[MHz]のクロック信号S1に基づいてラッチするように動作し続ける。
【0063】
ところでこのPLL回路22は、情報処理装置2から供給されたクロック信号S1を、逓倍部22A及び分周部22Bにより正確に4逓倍及び2分周し得るようになったとき(つまりロックインしたとき)、この旨を示したロックイン通知信号S12をデータ処理部21に対して供給する。これによりこのデータ処理部21は、PLL回路22が再度ロックインしたことを認識し得るようになされている。
【0064】
このようにカード型半導体記憶装置3のデータ処理部21は、PLL回路22が再度ロックインしたことを認識すると、この旨を示したロックイン通知データD2を、出力インターフェース部27、第12フリップフロップ回路F12及び第16端子T16を順次介して、情報処理装置2に対して送信する。
【0065】
情報処理装置2のデータ処理部12は、カード型半導体記憶装置3からのロックイン通知データD2を、第6端子T6、第3フリップフロップ回路F3及び入力インターフェース部16を順次介して受信すると、情報処理装置2側のレジスタ12Aに格納されている分周比データに基づいて分周部13Bをリセットするように命令するリセット命令信号S2を、情報処理装置2側のPLL回路13に対して送出する。
【0066】
PLL回路13は、データ処理部12からリセット命令信号S2を受信すると、これに応じてデータ処理部12内のレジスタ12Aに格納されている分周比データに示されている分周比値「1(2分周)」に基づいて、逓倍部13Aからのクロック信号S1aを2分周する動作をさせるように、分周部13Bをリセットする。この結果この分周部13Bは、逓倍部13Aにより4逓倍されたクロック信号S1aを2分周し、得られた66[MHz]のクロック信号S1bを第1フリップフロップ回路F1に対して供給する。
【0067】
この結果この第1フリップフロップ回路F1は、データ処理部12から出力インターフェース部14を介して供給される、カード型半導体記憶装置3へのデータを、PLL回路13から供給される66[MHz]のクロック信号S1bに基づいてラッチするように動作する。
【0068】
これに対して第2フリップフロップ回路F2は、データ処理部12から出力インターフェース部14を介して入力されるステータス通知信号S4を、発振器11から供給される33[MHz]のクロック信号S1に基づいてラッチするように動作し続ける。
【0069】
また第3フリップフロップ回路F3は、カード型半導体記憶装置3から第7端子T7を介して入力されたデータストローブ信号S5を基にDLL回路15が生成したラッチタイミング信号S5aに基づいて、カード型半導体記憶装置3から第6端子T6を介して供給されたデータをラッチするように動作する。
【0070】
かくしてこの場合この通信システム1においては、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して66[MHz]のデータ通信速度により送受するようになされている。
【0071】
(2)データ通信開始処理
情報処理装置2に対してカード型半導体記憶装置3が接続された際、情報処理装置2とカード型半導体記憶装置3との間でデータ通信開始処理を実行するようになされている。ここでは図4に示すフローチャートを用いて、このデータ通信開始処理の手順RT1を説明する。
【0072】
情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルを検出することにより情報処理装置2に対してカード型半導体記憶装置3が接続されたことを認識すると、ステップSP1に進み、リセット命令信号S2をPLL回路13に対して供給開始する。
【0073】
またこのときカード型半導体記憶装置3のパワーオンリセット回路23は、接続先の情報処理装置2から第12端子T12を介して電力が供給開始されると、ステップSP11に進み、リセット命令信号S11をPLL回路22に対して供給開始する。
【0074】
情報処理装置2のPLL回路13は、情報処理装置2のデータ処理部12からリセット命令信号S2を受信すると、ステップSP2に進み、このデータ処理部12内のレジスタ12Aに格納されている分周比データに基づいて、逓倍部13Aからのクロック信号S1aを4分周する動作をさせるように、分周部13Bをリセットする。かくしてこのPLL回路13は、発振器11からのクロック信号S1を4逓倍及び4分周し得るようにロック動作を開始する。この後このデータ処理部12は、ステップSP3において、かかるPLL回路13に対するリセット命令信号S2の供給を中止する。一方この情報処理装置2のPLL回路13は、発振器11からのクロック信号S1を4逓倍及び4分周し得るようにロックインすると、その旨を示すロックイン通知信号S3をデータ処理部12に対して送出する。これによりこの情報処理装置2のデータ処理部12はステップSP4において、PLL回路13からロックイン通知信号S3を受信し、これに基づいてこのPLL回路13がロックインした旨を認識する。
【0075】
また、カード型半導体記憶装置3のPLL回路22も、パワーオンリセット回路23からリセット命令信号S11を受信すると、ステップSP12に進み、データ処理部21内のレジスタ21Aに格納されている分周比データに基づいて、逓倍部22Aからのクロック信号S1eを4分周する動作をさせるように、分周部22Bをリセットする。これに応じてこのPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び4分周し得るようにロック動作を開始する。この後このパワーオンリセット回路23は、ステップSP13において、かかるPLL回路22に対するリセット命令信号S11の供給を中止する。一方このカード型半導体記憶装置3のPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び4分周し得るようにロックインすると、その旨を示すロックイン通知信号S12をデータ処理部21に対して送出する。これによりこの情報処理装置2のデータ処理部21はステップSP14において、PLL回路22からロックイン通知信号S12を受信し、これに基づいてこのPLL回路22がロックインした旨を認識する。
【0076】
このように情報処理装置2のデータ処理部12及びカード型半導体記憶装置3のデータ処理部21は、それぞれのPLL回路13、22がロックインしたことを認識すると、ステップSP5及びステップSP15にそれぞれ進み、データ通信を開始する。このデータ通信では、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して33[MHz]のデータ通信速度により送受するようになされている。
【0077】
(3)データ通信速度変更処理
このように情報処理装置2とカード型半導体記憶装置3との間でデータ通信が行われている状態において、例えば情報処理装置2がカード型半導体記憶装置3に対して情報量の大きいデータを送信する場合、情報処理装置2及びカード型半導体記憶装置3は、データ通信速度を変更するデータ通信速度変更処理を実行するようになされている。ここでは図5に示すフローチャートを用いて、このデータ通信速度変更処理の手順RT2を説明する。
【0078】
情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置3とのデータ通信速度を上げるべきと判断し、ステップSP21に進んでレジスタ12Aに格納されている分周比データの分周比値を例えば「2(4分周)」から「1(2分周)」に変更する。
【0079】
この結果図6に示す時間T1において、このレジスタ12AからPLL回路13に対して供給される分周比データの分周比値が「2」から「1」に変化する。
【0080】
次いで情報処理装置2のデータ処理部12はステップSP22に進んで、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1(2分周)」に変更するように命令する分周比変更命令データD1を、出力インターフェース部14に引き渡す。
【0081】
これに応じて出力インターフェース部14はステップSP23において、当該引き渡された分周比変更命令データD1を、第1フリップフロップ回路F1を介してカード型半導体記憶装置3に対して送出する。
【0082】
ここで本実施の形態の場合この分周比変更命令データD1は、次に説明するようにして情報処理装置2からカード型半導体記憶装置3に対して送出される。
【0083】
つまり図6に示す期間PT1において、最初に情報処理装置2のデータ処理部12は、ステータス通知信号S4として「1」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、コマンドデータを送信する状態であることをカード型半導体記憶装置3に通知しながら、分周比値を変更するように命令するコマンドデータ(図6中の「CMD」)を第6端子T6を介してカード型半導体記憶装置3に対して送出する。これによりカード型半導体記憶装置3は、情報処理装置2から分周比値を変更するように命令されていることを認識することができる。
【0084】
次いで情報処理装置2のデータ処理部12は、ステータス通知信号S4として「2」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、かかるコマンドデータに応じたデータを送信する状態であることをカード型半導体記憶装置3に通知しながら、分周比値「1」を示したデータ(図6中の「DATA」)を第6端子T6を介してカード型半導体記憶装置3に対して送出する。これによりカード型半導体記憶装置3は、分周比値を「1」に変更すべきことを認識することができる。
【0085】
この後情報処理装置2のデータ処理部12は、ステータス通知信号S4として「3」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、かかるデータを正常に受信し得たか否かを示す通知データを送信すべき状態であることをカード型半導体記憶装置3に通知する。これに応じてカード型半導体記憶装置3は、例えば、かかるデータを正常に受信し得た旨を示す通知データ(図6中の「ACK」)を情報処理装置2に対して送出するようになされている。
【0086】
このようにして、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1」に変更するように命令する分周比変更命令データD1(つまり図6中の「CMD」及び「DATA」)が、情報処理装置2からカード型半導体記憶装置3に対して送出されるようになされている。
【0087】
そしてカード型半導体記憶装置3のデータ処理部21はステップSP31において、情報処理装置2からの分周比変更命令データD1に基づき、レジスタ21Aに格納されている分周比データの分周比値を「2」から「1」に変更する。
【0088】
この結果図6に示す時間T2において、このレジスタ21AからPLL回路22に対して供給される分周比データの分周比値が「2」から「1」に変化する。
【0089】
次いでカード型半導体記憶装置3のデータ処理部21はステップSP32に進み、図6に示す時間T3において、リセット命令信号S11をPLL回路22に対して供給開始する。
【0090】
このPLL回路22は、カード型半導体記憶装置3のデータ処理部21からリセット命令信号S11を受信すると、ステップSP33に進み、このデータ処理部21内のレジスタ21Aに格納されている分周比データに基づいて、逓倍部22Aからのクロック信号S1eを2分周する動作をさせるように、分周部22Bをリセットする。これに応じてこのPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び2分周し得るようにロック動作を開始する。
【0091】
この後このカード型半導体記憶装置3のデータ処理部21はステップSP34に進み、図6に示す時間T4において、かかるPLL回路22に対するリセット命令信号S11の供給を中止する。一方このPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び2分周し得るようにロックインすると、図6に示す時間T5において、その旨を示すロックイン通知信号S12をデータ処理部21に対して送出する。
【0092】
これによりカード型半導体記憶装置3のデータ処理部21はステップSP35において、PLL回路22からロックイン通知信号S12を受信し、これに基づいてこのPLL回路22がロックインした旨を認識する。そしてこれに応じてこのデータ処理部21はステップSP36に進み、PLL回路22がロックインした旨を通知するためのロックイン通知データD2を、出力インターフェース部27に引き渡す。
【0093】
このときこの出力インターフェース部27はステップSP37に進み、図6に示す時間T6において、当該引き渡されたロックイン通知データD2を、第12フリップフロップ回路F12及び第16端子T16を介して情報処理装置2に対して送出する。これにより情報処理装置2は、カード型半導体記憶装置3側のPLL回路22がロックインした旨を認識することができる。
【0094】
因みに本実施の形態の場合このロックイン通知データD2は、非同期割り込み通信によりカード型半導体記憶装置3から情報処理装置2に対して送出される。これにより、データ通信に用いられるクロック信号の周波数が、カード型半導体記憶装置3側で66[MHz]であって情報処理装置2側で33[MHz]であっても、情報処理装置2はカード型半導体記憶装置3からのロックイン通知データD2を受信することができる。
【0095】
情報処理装置2のデータ処理部12は、カード型半導体記憶装置3からのロックイン通知データD2に基づいて、カード型半導体記憶装置3側のPLL回路22がロックインした旨を認識すると、ステップSP24に進み、図6に示す時間T7において、リセット命令信号S2を情報処理装置2側のPLL回路13に対して供給開始する。
【0096】
このPLL回路13は、情報処理装置2のデータ処理部12からリセット命令信号S2を受信すると、ステップSP25に進み、このデータ処理部12内のレジスタ12Aに格納されている分周比データに基づいて、逓倍部13Aからのクロック信号S1aを2分周する動作をさせるように、分周部13Bをリセットする。かくしてこのPLL回路13は、発振器11からのクロック信号S1を4逓倍及び2分周し得るようにロック動作を開始する。
【0097】
この後このデータ処理部12はステップSP26に進み、図6に示す時間T8において、かかるPLL回路13に対するリセット命令信号S2の供給を中止する。一方PLL回路13は、発振器11からのクロック信号S1を4逓倍及び2分周し得るようにロックインすると、図6に示す時間T9において、その旨を示すロックイン通知信号S3をデータ処理部12に対して送出する。
【0098】
これにより情報処理装置2のデータ処理部12はステップSP27において、PLL回路13からロックイン通知信号S3を受信し、これに基づいてこのPLL回路13がロックインした旨を認識する。
【0099】
このようにして情報処理装置2のデータ処理部12及びカード型半導体記憶装置3のデータ処理部21は、ステップSP27及びステップSP37においてそれぞれのPLL回路13、22がロックインしたことを認識した後、ステップSP28及びステップSP38にそれぞれ進み、データ通信を再開する。このデータ通信では、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して66[MHz]のデータ通信速度により送受するようになされている。
【0100】
(4)書き込み処理及び読み出し処理
次に図7及び図8に示すタイムチャートを用いて、情報処理装置2及びカード型半導体記憶装置3が66[MHz]のデータ通信速度によりデータ通信している際の書き込み処理及び読み出し処理を詳細に説明する。因みにこの場合この書き込み処理は、上述したように、情報処理装置2からカード型半導体記憶装置3に対してデータが送出され、カード型半導体記憶装置3がこのデータを内部の半導体メモリに対して書き込む処理に相当する。またこの読み出し処理も、上述したように、カード型半導体記憶装置3の半導体メモリから読み出されたデータが、カード型半導体記憶装置3から情報処理装置2に対して送出される処理に相当する。また実際上この書き込み処理では、カード型半導体記憶装置3の第16端子T16に書き込みデータが到達した後ある時間経過してから半導体メモリに対する当該データの書き込みが終了し、この読み出し処理では、カード型半導体記憶装置3内の半導体メモリからデータが読み出された後ある時間経過してからカード型半導体記憶装置3の第16端子T16に当該データが現れるようになされている。
【0101】
図7に示す書き込み処理においては、情報処理装置2からカード型半導体記憶装置3に対して出力されたクロック信号S1が、所定時間(A)だけ遅延してカード型半導体記憶装置3に対して入力される。また情報処理装置2からカード型半導体記憶装置3に対して出力されたデータが、同じように所定時間(A)だけ遅延してカード型半導体記憶装置3に対して入力される。このように、情報処理装置2からカード型半導体記憶装置3に対して入力されるクロック信号S1及びデータのスキューがほぼ生じない。この結果カード型半導体記憶装置3は、当該入力されるクロック信号S1をPLL回路22により4逓倍及び2分周することにより得られた66[MHz]のクロック信号S1dに基づいて、当該入力されるデータを第11フリップフロップ回路F11により確実に取り込むことができる。
【0102】
一方、図8に示す読み出し処理においては、カード型半導体記憶装置3のPLL回路22が、情報処理装置2からカード型半導体記憶装置3に対し所定時間(A)だけ遅延して入力されたクロック信号S1に基づいて、66[MHz]のクロック信号S1dを生成する。そしてカード型半導体記憶装置3の第12フリップフロップ回路F12は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータを、当該生成されたクロック信号S1dの立ち上がりエッジに応じて順次ラッチする。このようにして第12フリップフロップ回路F12によりラッチされたデータは、所定時間(B)だけ遅延して第16端子T16に現れる。またこの際第13フリップフロップ回路F13は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータに同期したデータストローブ信号S5を、当該生成されたクロック信号S1dの立ち上がりエッジに応じて順次ラッチする。
【0103】
ここで本実施の形態のカード型半導体記憶装置3においては、第12フリップフロップ回路F12から第16端子T16に至るまでの経路に起因して生じる伝送遅延と、第13フリップフロップ回路F13から第17端子T17に至るまでの経路に起因して生じる伝送遅延とが、ほぼ同じになるように設計されている。これにより第13フリップフロップ回路F13によりラッチされたデータストローブ信号S5も、所定時間(B)だけ遅延して第17端子T17に現れる。
【0104】
さらに本実施の形態の場合、第6線路L6に起因して生じる伝送遅延と、第7線路L7に起因して生じる伝送遅延とが、ほぼ同じようになるように設計されている。これによりカード型半導体記憶装置3から出力されたデータ及び当該データに同期したデータストローブ信号S5は、両方とも同じ時間(C)だけ遅延して、情報処理装置2の第6端子T6及び第7端子T7に対してそれぞれ入力される。
【0105】
この結果この情報処理装置2のDLL回路15は、第7端子T7を介して入力されたデータストローブ信号S5に対して、その周波数を2倍する処理を実行した後その位相を90度ずらす処理を実行することにより、第6端子T6を介して入力されたデータのセンタ部分を第3フリップフロップ回路F3にラッチさせることができるラッチタイミング信号S5aを生成することができる。
【0106】
因みに、カード型半導体記憶装置3から情報処理装置2に対してデータストローブ信号S5が供給されない場合、情報処理装置2は自身の発振器11により生成しているクロック信号S1に基づいて、カード型半導体記憶装置3からのデータをラッチしなければならない。この場合この情報処理装置2は、例えば図9に示すように、カード型半導体記憶装置3からのデータが所定時間(例えば1クロック)遅延して情報処理装置2に対して入力されるという前提条件に基づいて、カード型半導体記憶装置3からのデータをラッチすることになる。しかしながら、カード型半導体記憶装置3から情報処理装置2に対して入力されるデータの遅延時間が常に一定になる保障はないので、情報処理装置2がカード型半導体記憶装置3からのデータを確実にラッチすることができるとは言い得ない。これに対して本実施の形態の情報処理装置2は、上述したように、カード型半導体記憶装置3からデータストローブ信号S5が供給されるので、カード型半導体記憶装置3からのデータを確実にラッチすることができる。
【0107】
(5)動作及び効果
以上の構成において情報処理装置2は、PLL回路13に供給する分周比データの分周比値を「2」から「1」に変更することにより発振器11からのクロック信号S1に基づいて当該PLL回路13に生成させているクロック信号S1bの周波数を33[MHz]から66[MHz]に変化させる際、同じように分周比データの分周比値を「1」に変更することにより情報処理装置2からのクロック信号S1に基づいてPLL回路22に生成させているクロック信号S1dの周波数を33[MHz]から66[MHz]に変化させるように、カード型半導体記憶装置3に対して命令する。
【0108】
カード型半導体記憶装置3は、かかる命令に応じて分周比データの分周比値を「2」から「1」に変更することにより情報処理装置2からのクロック信号S1に基づいてPLL回路22に生成させているクロック信号S1dの周波数を33[MHz]から66[MHz]に変化させる。そしてこの後かかる情報処理装置2も、発振器11からのクロック信号S1に基づいてPLL回路13に生成させているクロック信号S1bの周波数を33[MHz]から66[MHz]に変化させる。
【0109】
かくしてこの通信システム1では、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を、33[MHz]から66[MHz]に変更することができる。
【0110】
またこの通信システム1では、情報処理装置2において、分周比データの分周比値を「2」から「1」ではなく例えば「0(1分周)」に変更することにより、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を33[MHz]から132[MHz]に変化させるようにする際、これに応じてカード型半導体記憶装置3においても、分周比データの分周比値が「2」から「0」に変更されることにより、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数が33[MHz]から132[MHz]に変化する。かくして情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を、33[MHz]から132[MHz]にも変更することができる。
【0111】
また、このように当該データ通信速度が33[MHz]から66[MHz]又は132[MHz]に変更されたとしても、ステータス通知信号S4を送受する情報処理装置2側の第2フリップフロップ回路F2及びカード型半導体記憶装置3側の第14フリップフロップ回路F14は、発振器11により生成された33[MHz]のクロック信号S1に基づいて動作し続ける。これにより、データ通信速度を上げることに起因して生じる、情報処理装置2及びカード型半導体記憶装置3における消費電力の増加を、その分だけ抑制することができる。
【0112】
つまり、情報処理装置2の発振器11により生成するクロック信号S1で、情報処理装置2における全ての回路と、カード型半導体記憶装置3における全ての回路とが動作するようにした構成を採った場合に、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を上げるべく、発振器11により生成するクロック信号S1の周波数を上げると、ステータス通知信号S4を送受する情報処理装置2側の第2フリップフロップ回路F2及びカード型半導体記憶装置3側の第14フリップフロップ回路F14の動作速度も上がってしまい、その結果消費電力が格段と増加してしまう問題が生じる。しかしながら本実施の形態の構成を採れば、上述したように、第2フリップフロップ回路F2及び第14フリップフロップ回路F14は発振器11により生成された33[MHz]のクロック信号S1に基づいて動作し続けるので、消費電力の増加を格段と抑制することができる。
【0113】
以上の構成によれば、情報処理装置2において、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置3においても、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数を同じように変化させることができる。この結果、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を適宜変更することができる通信システム1を実現することができる。
【0114】
(6)他の実施の形態
なお上述の実施の形態においては、情報処理装置2のPLL回路13及びカード型半導体記憶装置3のPLL回路22において、クロック信号S1をN逓倍する逓倍部13A、22Aに対してN値「4」を設定することにより、逓倍部13A、22Aにクロック信号S1を4逓倍させる場合について述べたが、本発明はこれに限らず、この他種々の値をN値として設定するようにしても良い。また情報処理装置2の発振器11が、33[MHz]のクロック信号S1を生成する場合について述べたが、本発明はこれに限らず、この他種々の周波数のクロック信号S1を生成するようにしても良い。また情報処理装置2のレジスタ12A及びカード型半導体記憶装置3のレジスタ21Aに格納されている分周比データにおいて、初期値として分周比値「2(4分周)」を示す場合について述べたが、本発明はこれに限らず、この他種々の値を分周比値の初期値として適用しても良い。このようにして、逓倍部13A、22AのN値や発振器11により生成するクロック信号S1の周波数や分周比データの分周比値を変更することにより、様々なデータ通信速度で情報処理装置2とカード型半導体記憶装置3とをデータ通信させることができる。
【0115】
また上述の実施の形態において、カード型半導体記憶装置3では、データ処理部21から出力インターフェース部27及び第12フリップフロップ回路F12を順次介して情報処理装置2に対して送信するデータに同期したデータストローブ信号S5を、データ処理部21から出力インターフェース部27及び第13フリップフロップ回路F13を順次介して情報処理装置2に対して送信する場合について述べたが、本発明はこれに限らず、情報処理装置2に対して送信するデータに同期した信号を情報処理装置2に対して供給することができれば、この他種々の構成を採用するようにしても良い。例えばこのカード型半導体記憶装置3において、PLL回路22からのクロック信号S1dに基づいて動作する第13フリップフロップ回路F13の入力Dに対して、データ処理部21からデータストローブ信号S5を供給するのではなく、第13フリップフロップ回路F13の出力Qバーからの信号を入力するようにしても良い。
【0116】
さらに上述の実施の形態においては、データ通信先装置(情報処理装置2)とデータ通信する通信装置として、カード型半導体記憶装置3を適用する場合について述べたが、本発明はこれに限らず、データ通信先装置からのクロック信号に基づいて当該データ通信先装置とデータ通信するものであれば、例えば、半導体メモリ以外の記憶媒体に情報処理装置2からのデータを記憶するようになされた記憶装置等、この他種々の通信装置を適用することができる。
【産業上の利用可能性】
【0117】
本発明は、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置等に利用することができる。
【図面の簡単な説明】
【0118】
【図1】本実施の形態における通信システムの全体構成を示す略線図である。
【図2】情報処理装置の回路構成を示す回路ブロック図である。
【図3】カード型半導体記憶装置の回路構成を示す回路ブロック図である。
【図4】データ通信開始処理手順を示すフローチャートである。
【図5】データ通信速度変更処理手順を示すフローチャートである。
【図6】データ通信速度変更処理時のタイムチャートである。
【図7】書き込み処理時のタイムチャートである。
【図8】読み出し処理時のタイムチャートである。
【図9】データストローブ信号が供給されない場合のタイムチャートである。
【符号の説明】
【0119】
1……通信システム、2……情報処理装置、3……カード型半導体記憶装置、12、21……データ処理部、12A、21A……レジスタ、13、22……PLL回路、15……DLL回路、F(1〜3、11〜14)……フリップフロップ回路、RT1……データ通信開始処理手順、RT2……データ通信速度変更処理手順。
【技術分野】
【0001】
本発明は通信システム及び通信装置に関し、例えば、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置に適用して好適なものである。
【背景技術】
【0002】
近年この種の半導体記憶装置として、カード型の形状に構成されたカード型半導体記憶装置が普及している。例えばこのカード型半導体記憶装置としては、メモリスティック(R)等が広く知られている(例えば特許文献1参照)。
【0003】
このようなカード型半導体記憶装置が例えばパーソナルコンピュータ等に相当する情報処理装置に接続されると、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータや、カード型半導体記憶装置から情報処理装置に対して読み出されるデータが、カード型半導体記憶装置と情報処理装置との間でやり取りされる。
【特許文献1】特開2003−242470公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで一般的に、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータが例えば画像データ等の情報量の多いデータである場合には、このデータをカード型半導体記憶装置に対して早く書き込み終えるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を上げることが要求される。
【0005】
その一方で情報処理装置とカード型半導体記憶装置との間で情報量の少ないデータがやり取りされる場合には、情報処理装置及びカード型半導体記憶装置における消費電力を低減させるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を下げることが要求される。
【0006】
これら要求を満たすためには、情報処理装置とこれに接続されているカード型半導体記憶装置との間のデータ通信速度を適宜変更し得るようにする必要がある。
【0007】
本発明は以上の点を考慮してなされたもので、データ通信速度を適宜変更し得るようにした通信システム及び通信装置を提案しようとするものである。
【課題を解決するための手段】
【0008】
かかる課題を解決するため本発明においては、第1の通信装置及び当該第1の通信装置とデータ通信する第2の通信装置を有する通信システムにおいて、第1の通信装置には、クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、クロック生成部により生成されるクロック信号を第2の通信装置に対して供給するクロック信号供給手段と、クロック信号供給手段により供給するクロック信号を、周波数変更手段により周波数を変更した後のクロック信号と同周波数にするように命令する周波数変更命令データを、第2の通信装置に対して供給する命令供給手段とを設け、第2の通信装置には、第1の通信装置からのクロック信号を受信するクロック信号受信手段と、第1の通信装置からの周波数変更命令データを受信する命令受信手段と、受信した周波数変更命令データに応じて受信したクロック信号の周波数を変更する周波数変更手段とを設け、第1及び第2の通信装置は、それぞれの周波数変更手段により周波数を変更した後のクロック信号に基づいてデータ通信するようにした。
【0009】
この結果この通信システムでは、第1の通信装置において、第2の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第2の通信装置においても、第1の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第1の通信装置と第2の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明の効果】
【0010】
本発明によれば、第1の通信装置において、第2の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第2の通信装置においても、第1の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第1の通信装置と第2の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明を実施するための最良の形態】
【0011】
以下図面について、本発明の一実施の形態を詳述する。
【0012】
(1)通信システムの全体構成
図1において、1は全体として通信システムを示し、パーソナルコンピュータ等に相当する情報処理装置2と、当該情報処理装置2に接続されるカード型半導体記憶装置3とを有する。
【0013】
情報処理装置2とカード型半導体記憶装置3とが接続されると、図2に示す情報処理装置2内の基板10に設けられた各端子T(1〜7)と、図3に示すカード型半導体記憶装置3内のICチップ20に設けられた各端子T(11〜17)とが、線路L(1〜7)を介して接続される。因みに、情報処理装置2側の各端子T(1〜7)とカード型半導体記憶装置3側の各端子T(11〜17)とを結ぶこれら線路L(1〜7)は、情報処理装置2とカード型半導体記憶装置3とが接続された際、例えば、情報処理装置2に設けられた複数の接続ピンのそれぞれとカード型半導体記憶装置3に設けられた複数の接続ピンのそれぞれとが接触することにより確立されるものである。
【0014】
ここで図2を用いて、情報処理装置2の構成を詳細に説明する。この情報処理装置2は、クロック信号S1を生成するための発振器11を有し、当該発振器11により生成したクロック信号S1を、第1端子T1及び第1線路L1を順次介して、カード型半導体記憶装置3に対して供給するようになされている。因みに本実施の形態の場合この発振器11は、例えば33[MHz]のクロック信号S1を生成するようになされている。
【0015】
またこの情報処理装置2は、カード型半導体記憶装置3を駆動するための電力を、第2端子T2及び第2線路L2を順次介して、カード型半導体記憶装置3に供給するようになされている。またこの情報処理装置2は、その内部のグランドが第3端子T3及び第3線路L3を介して、カード型半導体記憶装置3側のグランドに接続される。これにより、情報処理装置2側のグランドレベルとカード型半導体記憶装置3側のグランドレベルとが一致するようになされている。
【0016】
またこの情報処理装置2は、データ処理部12を有している。このデータ処理部12は、情報処理装置2内の各回路部を制御するための制御部等からなる。例えばこのデータ処理部12は、入力インターフェース部16を介して第5端子T5の電圧レベルを検出することにより、情報処理装置2に対してカード型半導体記憶装置3が接続されたか否かを認識するようになされている。
【0017】
つまりこの第5端子T5が接続されている第5線路L5は、例えば、抵抗R1を介して情報処理装置2内の所定電圧に接続されている(プルアップされている)。また情報処理装置2とカード型半導体記憶装置3とが接続された場合、この第5端子T5は第5線路L5を介してカード型半導体記憶装置3側のグランドに接続される。これにより情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルが所定電圧であることを検出した場合、情報処理装置2に対してカード型半導体記憶装置3が接続されていないと判断することができ、第5端子T5の電圧レベルがグランドレベルであることを検出した場合、情報処理装置2に対してカード型半導体記憶装置3が接続されていると判断することができる。
【0018】
またこの情報処理装置2は、発振器11により生成したクロック信号S1の周波数を変更するPLL(Phase Lock Loop)回路13を有している。このPLL回路13は、発振器11から入力されるクロック信号S1を例えば4逓倍する逓倍部13Aと、当該逓倍部13Aにより4逓倍されたクロック信号S1aを分周する分周部13Bとを有している。
【0019】
ここでこの情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルを検出することにより情報処理装置2に対してカード型半導体記憶装置3が接続されたことを認識すると、データ処理部12内のレジスタ12Aに格納された分周比データに基づいて分周部13Bをリセットするように命令するリセット命令信号S2を、PLL回路13に対して送出する。因みに本実施の形態の場合この分周比データには、初期値として例えば分周比値「2(4分周)」が示されている。
【0020】
PLL回路13は、データ処理部12からリセット命令信号S2を受信すると、これに応じてデータ処理部12内のレジスタ12Aに格納されている分周比データに示されている分周比値「2(4分周)」に基づいて、逓倍部13Aからのクロック信号S1aを4分周する動作をさせるように、分周部13Bをリセットする。この結果この分周部13Bは、逓倍部13Aにより4逓倍されたクロック信号S1aを4分周し、得られたクロック信号S1bを第1フリップフロップ回路F1に対して供給する。
【0021】
このようにしてこのPLL回路13は、発振器11により生成された33[MHz]のクロック信号S1を4逓倍及び4分周し、この結果得られた33[MHz]のクロック信号S1bを、第1フリップフロップ回路F1に対して供給するようになされている。
【0022】
実際上このPLL回路13は、発振器11から供給されたクロック信号S1を、逓倍部13A及び分周部13Bにより正確に4逓倍及び4分周し得るようになったとき(つまりロックインしたとき)、この旨を示すロックイン通知信号S3をデータ処理部12に対して供給する。これによりこのデータ処理部12は、PLL回路13がロックインしたことを認識し得るようになされている。
【0023】
第1フリップフロップ回路F1は、データ処理部12から出力インターフェース部14を介して供給される、カード型半導体記憶装置3へのデータを、PLL回路13から供給される33[MHz]のクロック信号S1bに基づいて順次ラッチすることにより、このデータを入出力バッファ15、第6端子T6及び第6線路L6を順次介して、カード型半導体記憶装置3に対して供給する。従ってこの場合この情報処理装置2は、33[MHz]の通信速度により、カード型半導体記憶装置3へのデータを、カード型半導体記憶装置3に対して送出するようになされている。
【0024】
第2フリップフロップ回路F2は、データ処理部12から出力インターフェース部14を介して供給されるステータス通知信号S4を、発振器11から供給される33[MHz]のクロック信号S1に基づいて順次ラッチすることにより、このステータス通知信号S4を第4端子T4及び第4線路L4を順次介して、カード型半導体記憶装置3に対して供給する。従ってこの場合この情報処理装置2は、33[MHz]の通信速度により、ステータス通知信号S4をカード型半導体記憶装置3に対して送出するようになされている。
【0025】
ここで、このステータス通知信号S4について詳細に説明する。本実施の形態の場合このステータス通知信号S4は、情報処理装置2のデータ処理部12により生成される。
【0026】
最初に、書き込み処理時のステータス信号S4について説明する。因みにこの場合この書き込み処理は、情報処理装置2からカード型半導体記憶装置3に対してデータが送出され、カード型半導体記憶装置3がこのデータを内部の半導体メモリに対して書き込む処理に相当する。
【0027】
この情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、書き込み処理に関するコマンドデータ(例えば、データを書き込む旨を示したコマンドデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【0028】
次いでこの情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、かかるコマンドデータの内容に応じたデータ(つまり書き込みデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2からコマンドデータに応じたデータが送信される状態」であることを認識することができる。
【0029】
続いてこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、かかるデータを正常に受信し終えたか否かの通知データを受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2に対してかかる通知データを送信すべき状態」であることを認識することができる。
【0030】
次に、読み出し処理時のステータス信号S4について説明する。因みにこの場合この読み出し処理は、カード型半導体記憶装置3の半導体メモリから読み出されたデータが、カード型半導体記憶装置3から情報処理装置2に対して送出される処理に相当する。
【0031】
この情報処理装置2のデータ処理部12は、例えば、第6線路L6を介してカード型半導体記憶装置3に対し、読み出し処理に関するコマンドデータ(例えば、データを読み出す旨を示したコマンドデータ)を送信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【0032】
次いでこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、読み出し処理を許可する旨の通知データを受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2に対してかかる通知データを送信すべき状態」であることを認識することができる。
【0033】
続いてこの情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3から第6線路L6を介して、かかるコマンドデータに応じたデータ(つまり読み出しデータ)を受信する際、その旨を示したステータス通知信号S4を生成し、これを第4線路L4を介してカード型半導体記憶装置3に対して供給する。これによりカード型半導体記憶装置3は、当該供給されるステータス通知信号S4に基づいて、情報処理装置2との間のデータ通信が現在「情報処理装置2からのコマンドデータに応じたデータを読み出して送信する状態」であることを認識することができる。
【0034】
このようにしてこの情報処理装置2は、ステータス通知信号S4をカード型半導体記憶装置3に対して供給することにより、そのとき第6線路L6を介して通信するデータの種類をカード型半導体記憶装置3に対して通知するようになされている。
【0035】
一方、カード型半導体記憶装置3から供給されるデータストローブ信号S5が、第7線路L7及び第7端子T7を順次介してDLL(Delay Lock Loop)回路15に対して供給される。因みにこのデータストローブ信号S5は、カード型半導体記憶装置3から第6線路L6及び第6端子T6を順次介して情報処理装置2に供給されるデータに同期して、カード型半導体記憶装置3から供給されるものである。
【0036】
DLL回路15は、当該供給されたデータストローブ信号S5に対して、その周波数を2倍する処理を実行した後その位相を90度ずらす処理を実行し、この結果得られた信号(以下、これをラッチタイミング信号と呼ぶ)S5aを第3フリップフロップ回路F3に対して供給する。
【0037】
第3フリップフロップ回路F3は、DLL回路15から供給されるラッチタイミング信号S5aに基づいて、カード型半導体記憶装置3から第6端子T6及び入出力バッファ15を順次介して供給されるデータを順次ラッチすることにより、カード型半導体記憶装置3からのデータを取り込み、これを入力インターフェース部16を介してデータ処理部12に供給するようになされている。
【0038】
次に図3を用いて、カード型半導体記憶装置3の構成を詳細に説明する。このカード型半導体記憶装置3は、データ処理部21を有している。例えばこのデータ処理部21は、カード型半導体記憶装置3内の各回路部を制御する制御部や、データが書き込まれる半導体メモリや、当該半導体メモリに書き込むデータに対して誤り訂正符合を付加する処理等を実行する誤り訂正回路等からなる。
【0039】
またこのカード型半導体記憶装置3は、情報処理装置2の発振器11から第1線路L1及び第11端子T11を順次介して供給されるクロック信号S1の周波数を変更するPLL回路22を有している。このPLL回路22は、情報処理装置2側のPLL回路13と同じように、供給されるクロック信号S1を例えば4逓倍する逓倍部22Aと、当該逓倍部22Aにより4逓倍されたクロック信号S1eを分周する分周部22Bとを有している。
【0040】
このカード型半導体記憶装置3は情報処理装置2に接続されると、その内部のグランドレベルが第13端子T13及び第3線路L3を介して情報処理装置2側のグランドレベルと一致する。またこのときこのカード型半導体記憶装置3内のパワーオンリセット回路23に対しては、情報処理装置2から第2線路L2及び第12端子T12を順次介して電力が供給される。
【0041】
これに応じてパワーオンリセット回路23は、この電力をカード型半導体記憶装置3内の各回路部に供給することにより当該各回路部を駆動開始させる。さらにこのときこのパワーオンリセット回路23は、データ処理部21内のレジスタ21Aに格納された分周比データに基づいて分周部22Bをリセットするように命令するリセット命令信号S11を、AND回路24を介してPLL回路22に対して入力する。因みに本実施の形態の場合この分周比データには、情報処理装置2側の分周比データと同じように、初期値として例えば分周比値「2(4分周)」が示されている。
【0042】
因みに本実施の形態の場合、このAND回路24の第1入力端子P1に対しては、通常、データ処理部21からLOWレベルの信号が反転入力されている。またこのAND回路24の第2入力端子P2に対しては、通常、パワーオンリセット回路23からHIGHレベルの信号が入力されている。これによりこのAND回路24からPLL回路22に対しては、通常、HIGHレベルの出力信号が出力される。ここでカード型半導体記憶装置3が情報処理装置2に対して接続されると、これに応じてパワーオンリセット回路23は、AND回路24の第2入力端子P2に対してLOWレベルの信号を所定期間供給する。これによりこの期間中、AND回路24からPLL回路22に対して出力される出力信号もHIGHレベルからLOWレベルに遷移する。PLL回路22は、この出力信号の電圧レベルの遷移を検出し、これをリセット命令信号S11として認識するようになされている。
【0043】
PLL回路22は、パワーオンリセット回路23からリセット命令信号S11を受信すると、これに応じてデータ処理部21内のレジスタ21Aに格納されている分周比データに示されている分周比値「2(4分周)」に基づいて、逓倍部22Aからのクロック信号S1eを4分周する動作をさせるように、分周部22Bをリセットする。この結果この分周部22Bは、逓倍部22Aにより4逓倍されたクロック信号S1eを4分周し、得られたクロック信号S1dを第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給する。
【0044】
このようにしてこのPLL回路22は、情報処理装置2から供給された33[MHz]のクロック信号S1を4逓倍及び4分周し、この結果得られた33[MHz]のクロック信号S1dを、第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給するようになされている。
【0045】
実際上このPLL回路22は、情報処理装置2から供給されたクロック信号S1を、逓倍部22A及び分周部22Bにより正確に4逓倍及び4分周し得るようになったとき(つまりロックインしたとき)、この旨を示すロックイン通知信号S12をデータ処理部21に対して供給する。これによりこのデータ処理部21は、PLL回路22がロックインしたことを認識し得るようになされている。
【0046】
第11フリップフロップ回路F11は、情報処理装置2から第6線路L6、第16端子T16及び入出力バッファ25を順次介して供給されるデータを、PLL回路22から供給される33[MHz]のクロック信号S1dを反転したものに基づいてラッチする。これによりこの第11フリップフロップ回路F11は、情報処理装置2から33[MHz]の通信速度により供給される当該データを確実に取り込むことができる。
【0047】
そしてこの第11フリップフロップ回路F11は、当該取り込んだデータを入力インターフェース部26を介してデータ処理部21に供給する。
【0048】
またこの際第14フリップフロップ回路F14は、情報処理装置2から第4線路L4及び第14端子T14を介して順次供給されるステータス通知信号S4を、情報処理装置2から第1線路L1及び第11端子T11を順次介して供給される33[MHz]のクロック信号S1に基づいてラッチする。これによりこの第14フリップフロップ回路F14は、情報処理装置2から33[MHz]の通信速度により供給される当該ステータス通知信号S4を確実に取り込むことができる。
【0049】
そしてこの第14フリップフロップ回路F14は、当該取り込んだステータス通知信号S4を入力インターフェース部26を介してデータ処理部21に供給する。
【0050】
かくしてこのデータ処理部21は、情報処理装置2から第11フリップフロップ回路F11を介して受信したデータの種類を、情報処理装置2から第14フリップフロップ回路F14を介して受信したステータス通知信号S4に基づいて認識することができる。その結果このデータ処理部21は、情報処理装置2から受信したデータを正常に処理することができる。
【0051】
またこのカード型半導体記憶装置3のデータ処理部21は、例えば、情報処理装置2から供給されるステータス通知信号S4に基づいて、情報処理装置2に対してデータを送信すべきことを認識すると、当該データを出力インターフェース部27を介して第12フリップフロップ回路F12に対して供給すると共に、当該データに同期したデータストローブ信号S5を出力インターフェース部27を介して第13フリップフロップ回路F13に対して供給する。
【0052】
このとき第12フリップフロップ回路F12は、当該出力インターフェース部27から供給されるデータを、PLL回路22から供給される33[MHz]のクロック信号S1dに基づいて順次ラッチすることにより、当該データを第16端子T16及び第6線路L6を順次介して、情報処理装置2に対して供給する。さらにこのとき第13フリップフロップ回路F13は、当該出力インターフェース部27から供給されるデータストローブ信号S5を、PLL回路22から供給される33[MHz]のクロック信号S1dに基づいて順次ラッチすることにより、当該データストローブ信号S5を第17端子T17及び第7線路L7を順次介して、情報処理装置2に対して供給する。
【0053】
かくしてこのカード型半導体記憶装置3は、情報処理装置2に対して送信すべきデータを、第6線路L6を介して情報処理装置2に対して送出すると共に、当該データに同期したデータストローブ信号S5を、第7線路L7を介して情報処理装置2に対して送出することができる。
【0054】
以上のようにしてこの場合この通信システム1においては、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して33[MHz]のデータ通信速度により送受するようになされている。
【0055】
ところで図2に示した情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置3とのデータ通信速度を上げるべきと判断し、レジスタ12Aに格納されている分周比データの分周比値を例えば「2(4分周)」から「1(2分周)」に変更する。
【0056】
またこのとき情報処理装置2のデータ処理部12は、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1(2分周)」に変更するように命令する分周比変更命令データD1を、出力インターフェース部14、第1フリップフロップ回路F1及び第6端子T6を順次介してカード型半導体記憶装置3に対して送出する。
【0057】
カード型半導体記憶装置3のデータ処理部21は、かかる分周比変更命令データD1を第16端子T16、第11フリップフロップ回路F11及び入力インターフェース部26を順次介して受信すると、当該受信した分周比変更命令データD1に基づいて、レジスタ21Aに格納されている分周比データの分周比値を「2(4分周)」から「1(2分周)」に変更する。
【0058】
次いでカード型半導体記憶装置3のデータ処理部21は、レジスタ21Aに格納されている分周比データに基づいて分周部22Bをリセットするように命令するリセット命令信号S11を、AND回路24を介してPLL回路22に対して送出する。
【0059】
実際このときこのデータ処理部21は、所定期間、AND回路24の第1入力端子P1に対してHIGHレベルの信号を反転入力する。これによりこの期間中、AND回路24から出力される出力信号もHIGHレベルからLOWレベルに遷移する。PLL回路22は、この出力信号の電圧レベルの遷移を検出し、これをかかるリセット命令信号S11として認識するようになされている。
【0060】
PLL回路22は、データ処理部21からリセット命令信号S11を受信すると、これに応じてデータ処理部21内のレジスタ21Aに格納されている分周比データに示されている分周比値「1(2分周)」に基づいて、逓倍部22Aからのクロック信号S1eを2分周する動作をさせるように、分周部22Bをリセットする。この結果この分周部22Bは、逓倍部22Aにより4逓倍されたクロック信号S1eを2分周し、得られた66[MHz]のクロック信号S1dを第11フリップフロップ回路F11、第12フリップフロップ回路F12及び第13フリップフロップ回路F13に対して供給する。
【0061】
かくしてこの後第11フリップフロップ回路F11は、情報処理装置2から第16端子T16を介して入力されるデータを、PLL回路22から供給される66[MHz]のクロック信号S1dを反転したものに基づいてラッチするように動作する。また第12フリップフロップ回路F12は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータを、PLL回路22から供給される66[MHz]のクロック信号S1dに基づいてラッチするように動作する。また第13フリップフロップ回路F13も、データ処理部21から出力インターフェース部27を介して供給される、かかるデータに同期したデータストローブ信号S5を、PLL回路22から供給される66[MHz]のクロック信号S1dに基づいてラッチするように動作する。
【0062】
これに対して第14フリップフロップ回路F14は、情報処理装置2から第14端子T14を介して入力されるステータス通知信号S4を、情報処理装置2から第11端子T11を介して供給される33[MHz]のクロック信号S1に基づいてラッチするように動作し続ける。
【0063】
ところでこのPLL回路22は、情報処理装置2から供給されたクロック信号S1を、逓倍部22A及び分周部22Bにより正確に4逓倍及び2分周し得るようになったとき(つまりロックインしたとき)、この旨を示したロックイン通知信号S12をデータ処理部21に対して供給する。これによりこのデータ処理部21は、PLL回路22が再度ロックインしたことを認識し得るようになされている。
【0064】
このようにカード型半導体記憶装置3のデータ処理部21は、PLL回路22が再度ロックインしたことを認識すると、この旨を示したロックイン通知データD2を、出力インターフェース部27、第12フリップフロップ回路F12及び第16端子T16を順次介して、情報処理装置2に対して送信する。
【0065】
情報処理装置2のデータ処理部12は、カード型半導体記憶装置3からのロックイン通知データD2を、第6端子T6、第3フリップフロップ回路F3及び入力インターフェース部16を順次介して受信すると、情報処理装置2側のレジスタ12Aに格納されている分周比データに基づいて分周部13Bをリセットするように命令するリセット命令信号S2を、情報処理装置2側のPLL回路13に対して送出する。
【0066】
PLL回路13は、データ処理部12からリセット命令信号S2を受信すると、これに応じてデータ処理部12内のレジスタ12Aに格納されている分周比データに示されている分周比値「1(2分周)」に基づいて、逓倍部13Aからのクロック信号S1aを2分周する動作をさせるように、分周部13Bをリセットする。この結果この分周部13Bは、逓倍部13Aにより4逓倍されたクロック信号S1aを2分周し、得られた66[MHz]のクロック信号S1bを第1フリップフロップ回路F1に対して供給する。
【0067】
この結果この第1フリップフロップ回路F1は、データ処理部12から出力インターフェース部14を介して供給される、カード型半導体記憶装置3へのデータを、PLL回路13から供給される66[MHz]のクロック信号S1bに基づいてラッチするように動作する。
【0068】
これに対して第2フリップフロップ回路F2は、データ処理部12から出力インターフェース部14を介して入力されるステータス通知信号S4を、発振器11から供給される33[MHz]のクロック信号S1に基づいてラッチするように動作し続ける。
【0069】
また第3フリップフロップ回路F3は、カード型半導体記憶装置3から第7端子T7を介して入力されたデータストローブ信号S5を基にDLL回路15が生成したラッチタイミング信号S5aに基づいて、カード型半導体記憶装置3から第6端子T6を介して供給されたデータをラッチするように動作する。
【0070】
かくしてこの場合この通信システム1においては、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して66[MHz]のデータ通信速度により送受するようになされている。
【0071】
(2)データ通信開始処理
情報処理装置2に対してカード型半導体記憶装置3が接続された際、情報処理装置2とカード型半導体記憶装置3との間でデータ通信開始処理を実行するようになされている。ここでは図4に示すフローチャートを用いて、このデータ通信開始処理の手順RT1を説明する。
【0072】
情報処理装置2のデータ処理部12は、第5端子T5の電圧レベルを検出することにより情報処理装置2に対してカード型半導体記憶装置3が接続されたことを認識すると、ステップSP1に進み、リセット命令信号S2をPLL回路13に対して供給開始する。
【0073】
またこのときカード型半導体記憶装置3のパワーオンリセット回路23は、接続先の情報処理装置2から第12端子T12を介して電力が供給開始されると、ステップSP11に進み、リセット命令信号S11をPLL回路22に対して供給開始する。
【0074】
情報処理装置2のPLL回路13は、情報処理装置2のデータ処理部12からリセット命令信号S2を受信すると、ステップSP2に進み、このデータ処理部12内のレジスタ12Aに格納されている分周比データに基づいて、逓倍部13Aからのクロック信号S1aを4分周する動作をさせるように、分周部13Bをリセットする。かくしてこのPLL回路13は、発振器11からのクロック信号S1を4逓倍及び4分周し得るようにロック動作を開始する。この後このデータ処理部12は、ステップSP3において、かかるPLL回路13に対するリセット命令信号S2の供給を中止する。一方この情報処理装置2のPLL回路13は、発振器11からのクロック信号S1を4逓倍及び4分周し得るようにロックインすると、その旨を示すロックイン通知信号S3をデータ処理部12に対して送出する。これによりこの情報処理装置2のデータ処理部12はステップSP4において、PLL回路13からロックイン通知信号S3を受信し、これに基づいてこのPLL回路13がロックインした旨を認識する。
【0075】
また、カード型半導体記憶装置3のPLL回路22も、パワーオンリセット回路23からリセット命令信号S11を受信すると、ステップSP12に進み、データ処理部21内のレジスタ21Aに格納されている分周比データに基づいて、逓倍部22Aからのクロック信号S1eを4分周する動作をさせるように、分周部22Bをリセットする。これに応じてこのPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び4分周し得るようにロック動作を開始する。この後このパワーオンリセット回路23は、ステップSP13において、かかるPLL回路22に対するリセット命令信号S11の供給を中止する。一方このカード型半導体記憶装置3のPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び4分周し得るようにロックインすると、その旨を示すロックイン通知信号S12をデータ処理部21に対して送出する。これによりこの情報処理装置2のデータ処理部21はステップSP14において、PLL回路22からロックイン通知信号S12を受信し、これに基づいてこのPLL回路22がロックインした旨を認識する。
【0076】
このように情報処理装置2のデータ処理部12及びカード型半導体記憶装置3のデータ処理部21は、それぞれのPLL回路13、22がロックインしたことを認識すると、ステップSP5及びステップSP15にそれぞれ進み、データ通信を開始する。このデータ通信では、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して33[MHz]のデータ通信速度により送受するようになされている。
【0077】
(3)データ通信速度変更処理
このように情報処理装置2とカード型半導体記憶装置3との間でデータ通信が行われている状態において、例えば情報処理装置2がカード型半導体記憶装置3に対して情報量の大きいデータを送信する場合、情報処理装置2及びカード型半導体記憶装置3は、データ通信速度を変更するデータ通信速度変更処理を実行するようになされている。ここでは図5に示すフローチャートを用いて、このデータ通信速度変更処理の手順RT2を説明する。
【0078】
情報処理装置2のデータ処理部12は、例えば、カード型半導体記憶装置3に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置3とのデータ通信速度を上げるべきと判断し、ステップSP21に進んでレジスタ12Aに格納されている分周比データの分周比値を例えば「2(4分周)」から「1(2分周)」に変更する。
【0079】
この結果図6に示す時間T1において、このレジスタ12AからPLL回路13に対して供給される分周比データの分周比値が「2」から「1」に変化する。
【0080】
次いで情報処理装置2のデータ処理部12はステップSP22に進んで、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1(2分周)」に変更するように命令する分周比変更命令データD1を、出力インターフェース部14に引き渡す。
【0081】
これに応じて出力インターフェース部14はステップSP23において、当該引き渡された分周比変更命令データD1を、第1フリップフロップ回路F1を介してカード型半導体記憶装置3に対して送出する。
【0082】
ここで本実施の形態の場合この分周比変更命令データD1は、次に説明するようにして情報処理装置2からカード型半導体記憶装置3に対して送出される。
【0083】
つまり図6に示す期間PT1において、最初に情報処理装置2のデータ処理部12は、ステータス通知信号S4として「1」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、コマンドデータを送信する状態であることをカード型半導体記憶装置3に通知しながら、分周比値を変更するように命令するコマンドデータ(図6中の「CMD」)を第6端子T6を介してカード型半導体記憶装置3に対して送出する。これによりカード型半導体記憶装置3は、情報処理装置2から分周比値を変更するように命令されていることを認識することができる。
【0084】
次いで情報処理装置2のデータ処理部12は、ステータス通知信号S4として「2」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、かかるコマンドデータに応じたデータを送信する状態であることをカード型半導体記憶装置3に通知しながら、分周比値「1」を示したデータ(図6中の「DATA」)を第6端子T6を介してカード型半導体記憶装置3に対して送出する。これによりカード型半導体記憶装置3は、分周比値を「1」に変更すべきことを認識することができる。
【0085】
この後情報処理装置2のデータ処理部12は、ステータス通知信号S4として「3」を第4端子T4を介してカード型半導体記憶装置3に対して送出することにより、かかるデータを正常に受信し得たか否かを示す通知データを送信すべき状態であることをカード型半導体記憶装置3に通知する。これに応じてカード型半導体記憶装置3は、例えば、かかるデータを正常に受信し得た旨を示す通知データ(図6中の「ACK」)を情報処理装置2に対して送出するようになされている。
【0086】
このようにして、カード型半導体記憶装置3側のレジスタ21Aに格納されている分周比データの分周比値を「1」に変更するように命令する分周比変更命令データD1(つまり図6中の「CMD」及び「DATA」)が、情報処理装置2からカード型半導体記憶装置3に対して送出されるようになされている。
【0087】
そしてカード型半導体記憶装置3のデータ処理部21はステップSP31において、情報処理装置2からの分周比変更命令データD1に基づき、レジスタ21Aに格納されている分周比データの分周比値を「2」から「1」に変更する。
【0088】
この結果図6に示す時間T2において、このレジスタ21AからPLL回路22に対して供給される分周比データの分周比値が「2」から「1」に変化する。
【0089】
次いでカード型半導体記憶装置3のデータ処理部21はステップSP32に進み、図6に示す時間T3において、リセット命令信号S11をPLL回路22に対して供給開始する。
【0090】
このPLL回路22は、カード型半導体記憶装置3のデータ処理部21からリセット命令信号S11を受信すると、ステップSP33に進み、このデータ処理部21内のレジスタ21Aに格納されている分周比データに基づいて、逓倍部22Aからのクロック信号S1eを2分周する動作をさせるように、分周部22Bをリセットする。これに応じてこのPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び2分周し得るようにロック動作を開始する。
【0091】
この後このカード型半導体記憶装置3のデータ処理部21はステップSP34に進み、図6に示す時間T4において、かかるPLL回路22に対するリセット命令信号S11の供給を中止する。一方このPLL回路22は、情報処理装置2からのクロック信号S1を4逓倍及び2分周し得るようにロックインすると、図6に示す時間T5において、その旨を示すロックイン通知信号S12をデータ処理部21に対して送出する。
【0092】
これによりカード型半導体記憶装置3のデータ処理部21はステップSP35において、PLL回路22からロックイン通知信号S12を受信し、これに基づいてこのPLL回路22がロックインした旨を認識する。そしてこれに応じてこのデータ処理部21はステップSP36に進み、PLL回路22がロックインした旨を通知するためのロックイン通知データD2を、出力インターフェース部27に引き渡す。
【0093】
このときこの出力インターフェース部27はステップSP37に進み、図6に示す時間T6において、当該引き渡されたロックイン通知データD2を、第12フリップフロップ回路F12及び第16端子T16を介して情報処理装置2に対して送出する。これにより情報処理装置2は、カード型半導体記憶装置3側のPLL回路22がロックインした旨を認識することができる。
【0094】
因みに本実施の形態の場合このロックイン通知データD2は、非同期割り込み通信によりカード型半導体記憶装置3から情報処理装置2に対して送出される。これにより、データ通信に用いられるクロック信号の周波数が、カード型半導体記憶装置3側で66[MHz]であって情報処理装置2側で33[MHz]であっても、情報処理装置2はカード型半導体記憶装置3からのロックイン通知データD2を受信することができる。
【0095】
情報処理装置2のデータ処理部12は、カード型半導体記憶装置3からのロックイン通知データD2に基づいて、カード型半導体記憶装置3側のPLL回路22がロックインした旨を認識すると、ステップSP24に進み、図6に示す時間T7において、リセット命令信号S2を情報処理装置2側のPLL回路13に対して供給開始する。
【0096】
このPLL回路13は、情報処理装置2のデータ処理部12からリセット命令信号S2を受信すると、ステップSP25に進み、このデータ処理部12内のレジスタ12Aに格納されている分周比データに基づいて、逓倍部13Aからのクロック信号S1aを2分周する動作をさせるように、分周部13Bをリセットする。かくしてこのPLL回路13は、発振器11からのクロック信号S1を4逓倍及び2分周し得るようにロック動作を開始する。
【0097】
この後このデータ処理部12はステップSP26に進み、図6に示す時間T8において、かかるPLL回路13に対するリセット命令信号S2の供給を中止する。一方PLL回路13は、発振器11からのクロック信号S1を4逓倍及び2分周し得るようにロックインすると、図6に示す時間T9において、その旨を示すロックイン通知信号S3をデータ処理部12に対して送出する。
【0098】
これにより情報処理装置2のデータ処理部12はステップSP27において、PLL回路13からロックイン通知信号S3を受信し、これに基づいてこのPLL回路13がロックインした旨を認識する。
【0099】
このようにして情報処理装置2のデータ処理部12及びカード型半導体記憶装置3のデータ処理部21は、ステップSP27及びステップSP37においてそれぞれのPLL回路13、22がロックインしたことを認識した後、ステップSP28及びステップSP38にそれぞれ進み、データ通信を再開する。このデータ通信では、情報処理装置2からカード型半導体記憶装置3に対して33[MHz]の通信速度により送信されるステータス通知信号S4に応じた種類のデータを、情報処理装置2及びカード型半導体記憶装置3が第6線路L6を介して66[MHz]のデータ通信速度により送受するようになされている。
【0100】
(4)書き込み処理及び読み出し処理
次に図7及び図8に示すタイムチャートを用いて、情報処理装置2及びカード型半導体記憶装置3が66[MHz]のデータ通信速度によりデータ通信している際の書き込み処理及び読み出し処理を詳細に説明する。因みにこの場合この書き込み処理は、上述したように、情報処理装置2からカード型半導体記憶装置3に対してデータが送出され、カード型半導体記憶装置3がこのデータを内部の半導体メモリに対して書き込む処理に相当する。またこの読み出し処理も、上述したように、カード型半導体記憶装置3の半導体メモリから読み出されたデータが、カード型半導体記憶装置3から情報処理装置2に対して送出される処理に相当する。また実際上この書き込み処理では、カード型半導体記憶装置3の第16端子T16に書き込みデータが到達した後ある時間経過してから半導体メモリに対する当該データの書き込みが終了し、この読み出し処理では、カード型半導体記憶装置3内の半導体メモリからデータが読み出された後ある時間経過してからカード型半導体記憶装置3の第16端子T16に当該データが現れるようになされている。
【0101】
図7に示す書き込み処理においては、情報処理装置2からカード型半導体記憶装置3に対して出力されたクロック信号S1が、所定時間(A)だけ遅延してカード型半導体記憶装置3に対して入力される。また情報処理装置2からカード型半導体記憶装置3に対して出力されたデータが、同じように所定時間(A)だけ遅延してカード型半導体記憶装置3に対して入力される。このように、情報処理装置2からカード型半導体記憶装置3に対して入力されるクロック信号S1及びデータのスキューがほぼ生じない。この結果カード型半導体記憶装置3は、当該入力されるクロック信号S1をPLL回路22により4逓倍及び2分周することにより得られた66[MHz]のクロック信号S1dに基づいて、当該入力されるデータを第11フリップフロップ回路F11により確実に取り込むことができる。
【0102】
一方、図8に示す読み出し処理においては、カード型半導体記憶装置3のPLL回路22が、情報処理装置2からカード型半導体記憶装置3に対し所定時間(A)だけ遅延して入力されたクロック信号S1に基づいて、66[MHz]のクロック信号S1dを生成する。そしてカード型半導体記憶装置3の第12フリップフロップ回路F12は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータを、当該生成されたクロック信号S1dの立ち上がりエッジに応じて順次ラッチする。このようにして第12フリップフロップ回路F12によりラッチされたデータは、所定時間(B)だけ遅延して第16端子T16に現れる。またこの際第13フリップフロップ回路F13は、データ処理部21から出力インターフェース部27を介して供給される、情報処理装置2へのデータに同期したデータストローブ信号S5を、当該生成されたクロック信号S1dの立ち上がりエッジに応じて順次ラッチする。
【0103】
ここで本実施の形態のカード型半導体記憶装置3においては、第12フリップフロップ回路F12から第16端子T16に至るまでの経路に起因して生じる伝送遅延と、第13フリップフロップ回路F13から第17端子T17に至るまでの経路に起因して生じる伝送遅延とが、ほぼ同じになるように設計されている。これにより第13フリップフロップ回路F13によりラッチされたデータストローブ信号S5も、所定時間(B)だけ遅延して第17端子T17に現れる。
【0104】
さらに本実施の形態の場合、第6線路L6に起因して生じる伝送遅延と、第7線路L7に起因して生じる伝送遅延とが、ほぼ同じようになるように設計されている。これによりカード型半導体記憶装置3から出力されたデータ及び当該データに同期したデータストローブ信号S5は、両方とも同じ時間(C)だけ遅延して、情報処理装置2の第6端子T6及び第7端子T7に対してそれぞれ入力される。
【0105】
この結果この情報処理装置2のDLL回路15は、第7端子T7を介して入力されたデータストローブ信号S5に対して、その周波数を2倍する処理を実行した後その位相を90度ずらす処理を実行することにより、第6端子T6を介して入力されたデータのセンタ部分を第3フリップフロップ回路F3にラッチさせることができるラッチタイミング信号S5aを生成することができる。
【0106】
因みに、カード型半導体記憶装置3から情報処理装置2に対してデータストローブ信号S5が供給されない場合、情報処理装置2は自身の発振器11により生成しているクロック信号S1に基づいて、カード型半導体記憶装置3からのデータをラッチしなければならない。この場合この情報処理装置2は、例えば図9に示すように、カード型半導体記憶装置3からのデータが所定時間(例えば1クロック)遅延して情報処理装置2に対して入力されるという前提条件に基づいて、カード型半導体記憶装置3からのデータをラッチすることになる。しかしながら、カード型半導体記憶装置3から情報処理装置2に対して入力されるデータの遅延時間が常に一定になる保障はないので、情報処理装置2がカード型半導体記憶装置3からのデータを確実にラッチすることができるとは言い得ない。これに対して本実施の形態の情報処理装置2は、上述したように、カード型半導体記憶装置3からデータストローブ信号S5が供給されるので、カード型半導体記憶装置3からのデータを確実にラッチすることができる。
【0107】
(5)動作及び効果
以上の構成において情報処理装置2は、PLL回路13に供給する分周比データの分周比値を「2」から「1」に変更することにより発振器11からのクロック信号S1に基づいて当該PLL回路13に生成させているクロック信号S1bの周波数を33[MHz]から66[MHz]に変化させる際、同じように分周比データの分周比値を「1」に変更することにより情報処理装置2からのクロック信号S1に基づいてPLL回路22に生成させているクロック信号S1dの周波数を33[MHz]から66[MHz]に変化させるように、カード型半導体記憶装置3に対して命令する。
【0108】
カード型半導体記憶装置3は、かかる命令に応じて分周比データの分周比値を「2」から「1」に変更することにより情報処理装置2からのクロック信号S1に基づいてPLL回路22に生成させているクロック信号S1dの周波数を33[MHz]から66[MHz]に変化させる。そしてこの後かかる情報処理装置2も、発振器11からのクロック信号S1に基づいてPLL回路13に生成させているクロック信号S1bの周波数を33[MHz]から66[MHz]に変化させる。
【0109】
かくしてこの通信システム1では、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を、33[MHz]から66[MHz]に変更することができる。
【0110】
またこの通信システム1では、情報処理装置2において、分周比データの分周比値を「2」から「1」ではなく例えば「0(1分周)」に変更することにより、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を33[MHz]から132[MHz]に変化させるようにする際、これに応じてカード型半導体記憶装置3においても、分周比データの分周比値が「2」から「0」に変更されることにより、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数が33[MHz]から132[MHz]に変化する。かくして情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を、33[MHz]から132[MHz]にも変更することができる。
【0111】
また、このように当該データ通信速度が33[MHz]から66[MHz]又は132[MHz]に変更されたとしても、ステータス通知信号S4を送受する情報処理装置2側の第2フリップフロップ回路F2及びカード型半導体記憶装置3側の第14フリップフロップ回路F14は、発振器11により生成された33[MHz]のクロック信号S1に基づいて動作し続ける。これにより、データ通信速度を上げることに起因して生じる、情報処理装置2及びカード型半導体記憶装置3における消費電力の増加を、その分だけ抑制することができる。
【0112】
つまり、情報処理装置2の発振器11により生成するクロック信号S1で、情報処理装置2における全ての回路と、カード型半導体記憶装置3における全ての回路とが動作するようにした構成を採った場合に、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を上げるべく、発振器11により生成するクロック信号S1の周波数を上げると、ステータス通知信号S4を送受する情報処理装置2側の第2フリップフロップ回路F2及びカード型半導体記憶装置3側の第14フリップフロップ回路F14の動作速度も上がってしまい、その結果消費電力が格段と増加してしまう問題が生じる。しかしながら本実施の形態の構成を採れば、上述したように、第2フリップフロップ回路F2及び第14フリップフロップ回路F14は発振器11により生成された33[MHz]のクロック信号S1に基づいて動作し続けるので、消費電力の増加を格段と抑制することができる。
【0113】
以上の構成によれば、情報処理装置2において、カード型半導体記憶装置3とデータ通信する際に用いるクロック信号S1bの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置3においても、情報処理装置2とデータ通信する際に用いるクロック信号S1dの周波数を同じように変化させることができる。この結果、情報処理装置2とカード型半導体記憶装置3との間のデータ通信速度を適宜変更することができる通信システム1を実現することができる。
【0114】
(6)他の実施の形態
なお上述の実施の形態においては、情報処理装置2のPLL回路13及びカード型半導体記憶装置3のPLL回路22において、クロック信号S1をN逓倍する逓倍部13A、22Aに対してN値「4」を設定することにより、逓倍部13A、22Aにクロック信号S1を4逓倍させる場合について述べたが、本発明はこれに限らず、この他種々の値をN値として設定するようにしても良い。また情報処理装置2の発振器11が、33[MHz]のクロック信号S1を生成する場合について述べたが、本発明はこれに限らず、この他種々の周波数のクロック信号S1を生成するようにしても良い。また情報処理装置2のレジスタ12A及びカード型半導体記憶装置3のレジスタ21Aに格納されている分周比データにおいて、初期値として分周比値「2(4分周)」を示す場合について述べたが、本発明はこれに限らず、この他種々の値を分周比値の初期値として適用しても良い。このようにして、逓倍部13A、22AのN値や発振器11により生成するクロック信号S1の周波数や分周比データの分周比値を変更することにより、様々なデータ通信速度で情報処理装置2とカード型半導体記憶装置3とをデータ通信させることができる。
【0115】
また上述の実施の形態において、カード型半導体記憶装置3では、データ処理部21から出力インターフェース部27及び第12フリップフロップ回路F12を順次介して情報処理装置2に対して送信するデータに同期したデータストローブ信号S5を、データ処理部21から出力インターフェース部27及び第13フリップフロップ回路F13を順次介して情報処理装置2に対して送信する場合について述べたが、本発明はこれに限らず、情報処理装置2に対して送信するデータに同期した信号を情報処理装置2に対して供給することができれば、この他種々の構成を採用するようにしても良い。例えばこのカード型半導体記憶装置3において、PLL回路22からのクロック信号S1dに基づいて動作する第13フリップフロップ回路F13の入力Dに対して、データ処理部21からデータストローブ信号S5を供給するのではなく、第13フリップフロップ回路F13の出力Qバーからの信号を入力するようにしても良い。
【0116】
さらに上述の実施の形態においては、データ通信先装置(情報処理装置2)とデータ通信する通信装置として、カード型半導体記憶装置3を適用する場合について述べたが、本発明はこれに限らず、データ通信先装置からのクロック信号に基づいて当該データ通信先装置とデータ通信するものであれば、例えば、半導体メモリ以外の記憶媒体に情報処理装置2からのデータを記憶するようになされた記憶装置等、この他種々の通信装置を適用することができる。
【産業上の利用可能性】
【0117】
本発明は、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置等に利用することができる。
【図面の簡単な説明】
【0118】
【図1】本実施の形態における通信システムの全体構成を示す略線図である。
【図2】情報処理装置の回路構成を示す回路ブロック図である。
【図3】カード型半導体記憶装置の回路構成を示す回路ブロック図である。
【図4】データ通信開始処理手順を示すフローチャートである。
【図5】データ通信速度変更処理手順を示すフローチャートである。
【図6】データ通信速度変更処理時のタイムチャートである。
【図7】書き込み処理時のタイムチャートである。
【図8】読み出し処理時のタイムチャートである。
【図9】データストローブ信号が供給されない場合のタイムチャートである。
【符号の説明】
【0119】
1……通信システム、2……情報処理装置、3……カード型半導体記憶装置、12、21……データ処理部、12A、21A……レジスタ、13、22……PLL回路、15……DLL回路、F(1〜3、11〜14)……フリップフロップ回路、RT1……データ通信開始処理手順、RT2……データ通信速度変更処理手順。
【特許請求の範囲】
【請求項1】
第1の通信装置及び当該第1の通信装置とデータ通信する第2の通信装置を有し、
上記第1の通信装置は、
クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、
上記クロック生成部により生成される上記クロック信号を上記第2の通信装置に対して供給するクロック信号供給手段と、
上記クロック信号供給手段により供給する上記クロック信号を、上記周波数変更手段により周波数を変更した後の上記クロック信号と同周波数にするように命令する周波数変更命令データを、上記第2の通信装置に対して供給する命令供給手段と
を具え、
上記第2の通信装置は、
上記第1の通信装置からの上記クロック信号を受信するクロック信号受信手段と、
上記第1の通信装置からの上記周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と
を具え、
上記第1及び第2の通信装置は、
それぞれの上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいてデータ通信する
ことを特徴とする通信システム。
【請求項2】
上記第2の通信装置は、
上記第1の通信装置に対して送信する送信データに同期した送信データ同期信号を上記第1の通信装置に対して送信する送信データ同期信号送信手段を有し、
上記第1の通信装置は、
上記第2の通信装置からの上記送信データ同期信号に基づいて上記第1の通信装置からの上記送信データをラッチするラッチ手段を有する
ことを特徴とする請求項1に記載の通信システム。
【請求項3】
上記第2の通信装置は、
上記第1の通信装置とのデータ通信により上記第1の通信装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項1に記載の通信システム。
【請求項4】
データ通信先装置から供給されるクロック信号を受信するクロック信号受信手段と、
上記データ通信先装置から、上記供給されるクロック信号の周波数を変更するように命令する周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置とデータ通信するデータ通信手段と
を具えることを特徴とする通信装置。
【請求項5】
上記周波数変更手段は、
上記受信したクロック信号を逓倍する逓倍部と、
上記逓倍部により逓倍されたクロック信号を上記受信した周波数変更命令データに応じて分周する分周部と
を具えることを特徴とする請求項4に記載の通信装置。
【請求項6】
上記データ通信手段は、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置への送信データをラッチする第1のラッチ手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置からの受信データをラッチする第2のラッチ手段と
を具えることを特徴とする請求項4に記載の通信装置。
【請求項7】
上記データ通信先装置から、上記データ通信手段により通信されるデータの種類が示されたデータ種類情報を受信するデータ種類情報受信手段を有し、
上記データ種類情報受信手段は、上記データ通信先装置から供給される上記クロック信号に基づいて動作する
ことを特徴とする請求項4に記載の通信装置。
【請求項8】
上記データ通信手段により上記データ通信先装置に対して送信する送信データに同期した送信データ同期信号を上記データ通信先装置に対して送信する送信データ同期信号送信手段
を具えることを特徴とする請求項4に記載の通信装置。
【請求項9】
上記データ通信先装置とのデータ通信により上記データ通信先装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項4に記載の通信装置。
【請求項1】
第1の通信装置及び当該第1の通信装置とデータ通信する第2の通信装置を有し、
上記第1の通信装置は、
クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、
上記クロック生成部により生成される上記クロック信号を上記第2の通信装置に対して供給するクロック信号供給手段と、
上記クロック信号供給手段により供給する上記クロック信号を、上記周波数変更手段により周波数を変更した後の上記クロック信号と同周波数にするように命令する周波数変更命令データを、上記第2の通信装置に対して供給する命令供給手段と
を具え、
上記第2の通信装置は、
上記第1の通信装置からの上記クロック信号を受信するクロック信号受信手段と、
上記第1の通信装置からの上記周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と
を具え、
上記第1及び第2の通信装置は、
それぞれの上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいてデータ通信する
ことを特徴とする通信システム。
【請求項2】
上記第2の通信装置は、
上記第1の通信装置に対して送信する送信データに同期した送信データ同期信号を上記第1の通信装置に対して送信する送信データ同期信号送信手段を有し、
上記第1の通信装置は、
上記第2の通信装置からの上記送信データ同期信号に基づいて上記第1の通信装置からの上記送信データをラッチするラッチ手段を有する
ことを特徴とする請求項1に記載の通信システム。
【請求項3】
上記第2の通信装置は、
上記第1の通信装置とのデータ通信により上記第1の通信装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項1に記載の通信システム。
【請求項4】
データ通信先装置から供給されるクロック信号を受信するクロック信号受信手段と、
上記データ通信先装置から、上記供給されるクロック信号の周波数を変更するように命令する周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置とデータ通信するデータ通信手段と
を具えることを特徴とする通信装置。
【請求項5】
上記周波数変更手段は、
上記受信したクロック信号を逓倍する逓倍部と、
上記逓倍部により逓倍されたクロック信号を上記受信した周波数変更命令データに応じて分周する分周部と
を具えることを特徴とする請求項4に記載の通信装置。
【請求項6】
上記データ通信手段は、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置への送信データをラッチする第1のラッチ手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置からの受信データをラッチする第2のラッチ手段と
を具えることを特徴とする請求項4に記載の通信装置。
【請求項7】
上記データ通信先装置から、上記データ通信手段により通信されるデータの種類が示されたデータ種類情報を受信するデータ種類情報受信手段を有し、
上記データ種類情報受信手段は、上記データ通信先装置から供給される上記クロック信号に基づいて動作する
ことを特徴とする請求項4に記載の通信装置。
【請求項8】
上記データ通信手段により上記データ通信先装置に対して送信する送信データに同期した送信データ同期信号を上記データ通信先装置に対して送信する送信データ同期信号送信手段
を具えることを特徴とする請求項4に記載の通信装置。
【請求項9】
上記データ通信先装置とのデータ通信により上記データ通信先装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項4に記載の通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2006−79560(P2006−79560A)
【公開日】平成18年3月23日(2006.3.23)
【国際特許分類】
【出願番号】特願2004−265993(P2004−265993)
【出願日】平成16年9月13日(2004.9.13)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成18年3月23日(2006.3.23)
【国際特許分類】
【出願日】平成16年9月13日(2004.9.13)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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