【課題】 ベース−コレクタ間容量をさらに減少させると同時に、カーク効果も遅延させ、かつコレクタ抵抗も低減させるＨＢＴデバイスを提供すること。
【解決手段】 バイポーラ・トランジスタ構造体は、コレクタ層の上に形成された真性ベース層と、真性ベース層の上に形成されたエミッタと、真性層の上に、エミッタに隣接して形成された外因性ベース層とを含む。リング状コレクタ注入構造体が、コレクタ層の上部分内に形成され、このリング状コレクタ注入構造体は、エミッタの周縁部分の下方に位置合わせされるように配置される。 （もっと読む）

【課題】厚膜化しない場合であっても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性を向上させることの可能なメタモルフィックデバイスを提供する。
【解決手段】メタモルフィックバッファ層１２が基板１１（ＧａＡｓ基板）とトランジスタ動作部２０との間に設けられている。メタモルフィックバッファ層１２は基板１１上にＩｎＰ層（図示せず）を結晶成長させると共にそのＩｎＰ層の全体にＡｓをドープすることにより形成されたＡｓドープＩｎＰ層１２Ａである。 （もっと読む）

【課題】エミッタ層にまでシリサイド化反応が進入するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（バイポーラトランジスタ１００）は、拡散層７と、拡散層７の表面上に形成され、金属と半導体との金属半導体化合物からなるコバルトシリサイド膜９ａと、拡散層７とコバルトシリサイド膜９ａとの間に形成され、コバルトシリサイド膜９ａから拡散される金属の透過を抑制する反応抑制層８とを備える。 （もっと読む）

【課題】 ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、エミッタ層とエミッタコンタクト層との間に形成される遷移層に起因する電流利得率の低下を防止する。
【解決手段】 ＧａＡｓ基板上に少なくともコレクタ層、ＧａＡｓベース層、ＩｎＧａＰエミッタ層、ＧａＡｓエミッタコンタクト層、及びノンアロイ層がエピタキシャル成長によって順次形成されたヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、前記ＩｎＧａＰエミッタ層と前記ＧａＡｓエミッタコンタクト層との間に、前記ＩｎＧａＰエミッタ層よりも低Ｉｎ組成のＩｎ_xＧａ_1-xＰ層の薄膜層が形成されていることを特徴とする。 （もっと読む）

【課題】 微少な電極とコンタクト層との間のコンタクト抵抗を低くできる化合物半導体素子およびそのような半導体素子を工程数を増やすことなく製造する方法を提供する。
【解決手段】 ＧａＡｓ基板１上に、所定の半導体層２，３，４，５を形成した後、ＩｎＧａＡｓから構成されるオーミックコンタクト層６を、その表面が凹凸となるように、ＭＯＣＶＤ法またはＭＢＥ法によって形成する。そして、オーミックコンタクト層６の凹凸表面上に、横幅が１０μｍ以下である金属電極９を形成する。オーミックコンタクト層６と金属電極９の界面における凹凸状の構造は、高低差が０．１μｍから０．５μｍの範囲内にあり、かつ、隣り合う山と山との間隔が０．１μｍから０．５μｍの範囲内にある。 （もっと読む）

【課題】多重型トランジスタ半導体構造を提供すること。
【解決手段】半導体構造が２つの異なった部分を用いて形成される。第１の部分は第１のトランジスタを形成し、第２の部分は第２のトランジスタを形成する。第１のトランジスタの複数の部分が第２のトランジスタの複数の部分をも構成する。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により構成される。 （もっと読む）

【課題】ヘテロバリア効果による高電流動作時でのトランジスタ特性の劣化を抑制した、高性能なＳｉＧｅ−ＨＢＴを提供することにある。
【解決手段】ベース領域４は、エミッタ領域９からコレクタ領域３に向かい、Ｇｅ組成比が連続的に減少する第１の領域４ａと第２の領域４ｂを有し、第１の領域４ａにおけるＧｅ組成比の減少率が、第２の領域４ｂにおけるＧｅ組成比の減少率よりも小さくなっている。また、エミッタ領域９に接するベース領域５は、エミッタ領域９からコレクタ領域３に向かいＧｅ組成比が増加している。 （もっと読む）

【課題】高出力化に付随して要求される破壊耐圧に優れた高耐圧化特性を有するヘテロ接合バイポーラトランジスタを提供する。
【解決手段】ｎ型ＧａＡｓサブコレクタ層１０１と、ｎ型ＧａＡｓサブコレクタ層１０１上に位置し、ＧａＡｓよりバンドギャップが広いＩｎＧａＰから構成されるｎ型ＩｎＧａＰ第３コレクタ層１０２と、ｎ型ＩｎＧａＰ第３コレクタ層１０２上に位置するｎ型ＧａＡｓ第２コレクタ層１０３と、ｎ型ＧａＡｓ第２コレクタ層１０３上に位置し、ＧａＡｓよりバンドギャップが広いＩｎＧａＰから構成されるｎ型ＩｎＧａＰ第２コレクタ層１０９とを備える。 （もっと読む）

【課題】ELO（エピタキシャルリフトオフ）を用いた半導体装置の製造方法において、短時間で確実に半導体基板と支持基板（デバイス層側）との分離を行うこと。
【解決手段】本発明は、半導体基板１に犠牲層２を介して成長させたデバイス層４に所定のデバイスを形成し、そのデバイス層４側に支持基板１０を貼り合わせた状態で犠牲層２をエッチングにより除去して半導体基板１とデバイス層４とを分離する工程を備えた半導体装置の製造方法であり、犠牲層２を除去するにあたり、予めデバイス層４から犠牲層２まで溝ｄを形成しておき、この溝ｄを介してエッチング液を犠牲層２まで浸透させる方法である。 （もっと読む）

【課題】本発明は、半導体装置において、装置の性能を向上できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、Ｓｉ基板１１の主表面上には、その垂直方向に対し、板状（あるいは、棒状）のＳｉポスト１１ａが形成されている。Ｓｉポスト１１ａでのキャリア移動度を向上させるために、Ｓｉポスト１１ａの各側面には、Ｓｉ基板１１の主表面と直交する垂直方向に伸び応力を与えるための、ストレス印加層２１が設置されてなる構成となっている。 （もっと読む）

【課題】電流利得βの向上が図れる半導体装置用エピタキシャルウェハ及びその製造方法を提供する。
【解決手段】基板(1)上に、少なくともIII−Ｖ族化合物半導体からなるコレクタ層(3)、ベース層(4)及びエミッタ層(5)が積層形成された半導体装置用エピタキシャルウェハにおいて、ベース層(4)中のＣ濃度分布が、エミッタ層(5)との界面近傍において低濃度になっている。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴの形成領域Ａに高濃度のリンイオンを注入した後、Ｓｉ基板１上にシリコン酸化膜３を形成する。その後Ｎ型Ｓｉ層をエピタキシャル成長させると、高速用ＨＢＴの形成領域Ａではまずシリコン酸化膜３の蒸発が起こり除去されてからＮ型Ｓｉ層が成長する。このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。 （もっと読む）

【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。 （もっと読む）

【課題】歪みチャネルＭＯＳＦＥＴを有するＣＭＯＳＦＥの製造工程内で、特性の劣化をきたすことなくＰＮＰバイポーラトランジスタを形成する。
【解決手段】素子分離層１１によって分離されたベース領域１２Ｃの周辺に、歪みチャネルＭＯＳＦＥＴの歪み付与半導体領域２７の形成を阻止する阻止層を、ＣＭＯＳのゲート電極部の形成と同一工程で形成し、これによって歪み付与半導体領域２７のエピタキシャル成長と同時に形成されるエミッタ領域１２Ｅが素子分離層１１から離間してエピタキシャル成長されるようにする。このようにしてエミッタ領域１２Ｅが素子分離層１１に接して形成される場合の欠陥発生を回避して、トランジスタ特性の向上を、工程数を増加させることなく構成することができるようにする。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

【課題】２次元正孔ガス層をｐ型ベースとし且つ窒化物系半導体からなり高速に動作するバイポーラトランジスタを実現できるようにする。
【解決手段】バイポーラトランジスタは、窒化物半導体からなる第１の半導体層１４を含むエミッタ層と、第１の半導体層１４と比べてバンドギャップが小さい窒化物半導体からなり且つ第１の半導体層１４と接して形成された第２の半導体層１５を含むベース層と、第２の半導体層１５における第１の半導体層１４とは反対側の面と接して形成された窒化物半導体からなる第３の半導体層１６を含むコレクタ層とを備えている。第２の半導体層１５における第１の半導体層１５と第２の半導体層１４との界面領域には、２次元正孔ガス層が発生し、ベース層の一部と接するように選択的に形成されたベース電極１９は、２次元正孔ガス層とオーミック接続している。 （もっと読む）

【課題】ベースコレクタ耐圧と電流増幅率を確保し、ベース抵抗を低減したヘテロ接合バイポーラトランジスタを提供する。
【解決手段】基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。 （もっと読む）

【課題】ベース抵抗が小さく優れた高周波特性を有する窒化物半導体バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】窒化物半導体バイポーラトランジスタにおいて、エミッタ層に接する形で形成されたコンタクト層がｎ型ＩｎＡｌＧａＮ４元混晶により形成され、前記エミッタ層と前記コンタクト層はその上に形成されたエミッタとの障壁高さが小さくＩｎＡｌＧａＮ４元混晶上ではオーミック電極コンタクト抵抗を小さくできる例えばＷＳｉエミッタ電極が庇となるように選択的に除去されており、このエミッタ電極をマスクとしてベース電極がセルフアライン工程にて形成される。このような構成にすることにより、エミッタ段差とベース電極端との間の距離を、十分に小さくし、ベース抵抗を低減できる。この結果、良好な高周波特性を有するバイポーラトランジスタを実現することが可能となる。 （もっと読む）

【課題】 トランジスタの性能を改善するために、ベース・コレクタ容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）の寄生成分が著しく低減されたバイポーラ・トランジスタを提供すること。
【解決手段】 ベース・コレクタ容量Ｃｃｂ及びベース抵抗Ｒｂの寄生成分を減少するための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタが提供される。この構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を含む。隣接する第１のＳＴＩ領域の対は、基板内に活性領域を定める。この構造体は、半導体基板の活性領域内に配置されたコレクタ、活性領域内の半導体基板の表面の上に配置されたベース層、及びベース層上に配置された隆起型外因性ベースをも含む。本発明によると、隆起型外因性ベースは、ベース層の部分への開口部を有する。エミッタは、この開口部内に配置され、パターン形成された隆起型外因性ベースの部分上に延びており、かつ、隆起型外因性ベースから離間配置され、これから分離される。さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域が、半導体基板内に存在する。第２のＳＴＩ領域は、傾斜した内部側壁面を有する。幾つかの実施形態において、ベースは完全に単結晶である。 （もっと読む）

【課題】スイッチ用トランジスタとパワーアンプ用トランジスタとを１チップに集積し、それぞれがそれぞれに要求される特性を有する構成とすることができるようにする。
【解決手段】接合ゲート電界効果トランジスタ構成によるスイッチ用トラック２と、メタモルフィックヘテロ接合型バイポーラトランジスタ構成によるパワーアンプ用トランジスタ３とすることによってこれらトランジスタを同一基板１上に形成して低オン抵抗、高耐圧、低損失スイッチと高速動作、高電流利得を持つパワーアンプとの集積化モジュールとして実現できるようにする。 （もっと読む）