本発明は、回路要素を持つ個別の硬い複数の基板アイランド２０２〜２０８を有する集積回路装置であって、それぞれの基板アイランドが、導電性材料により形成される少なくとも１つの対応の信号伝達層を含む対応の弾性変形可能な接続部２１０〜２２２により対応の隣接の基板アイランドに接続されたものに関する。基板アイランドの間の少なくとも１つの弾性変形可能な接続部は、電気的に接続されずこれによりダミーの信号伝達層２１０ａないし２１０ｃを形成する信号伝達層を有し、第１の方向に沿い対応の基板アイランドを対応の隣接の基板アイランドに接続する弾性変形可能な接続部は、０．５ないし２．０の比を有するそれぞれの弾性率により規定される第１の方向における弾性変形性を有する。これにより、集積回路装置により形成される基板アイランドのネットワークにおける歪みの不均等さが低減される。本発明の集積回路装置の機能的な信頼性は、回路デザインの自由を制限することなく従来技術の装置よりも向上する。
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【課題】半導体装置において、高周波ノイズの影響を低減すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２と、半導体基板２上に形成されたアナログ回路とを備える。そのアナログ回路は、ダイオード５０を含む。そのダイオード５０の一端に接続される配線（２２、２３、３１、５１、５２）の少なくとも一区間は、磁性体１０によって覆われている。 （もっと読む）

【課題】 層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置でのダイシングライン上に
設けられたテスト用半導体素子起因の膜ハガレを抑制する。
【解決手段】 層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置２２は、回路領域２３
とその四方の端部に隣接配置されるダイシングライン２４から構成されている。ダイシン
グライン２４のＸ軸方向及びＹ方向にはダイシングラインモニター素子が、それぞれ設け
られている。Ｘ軸方向に配置されるダイシングモニター素子２５ａ乃至２５ｃ、２５ｇ、
２５ｈ、２５ｊは、半導体装置２２の端部から、チップ端とモニター素子領域の間隔Ｘｂ
以上離間配置されている。Ｙ軸方向に配置されるダイシングモニター素子２５ｄ乃至２５
ｆ、２５ｋ、２５ｍ、２５ｎは、半導体装置２２の端部から、チップ端とモニター素子領
域の間隔Ｙｂ以上離間配置されている。 （もっと読む）

【課題】半導体プロセスの微細化と集積化に伴い、配線抵抗と電力密度の増加にともなう集積回路内部での電源電圧降下による性能の低下という問題がある。最先端の半導体プロセスでは、上位ほどシート抵抗の低い多層配線構造がとられるが、電源電圧の降下抑制と配線性の両立が困難になってきている。
【解決手段】本発明では、シート抵抗が最も低い最上位の配線層を有する多層配線構造の半導体集積回路において、電源電圧の降下抑制と配線性を両立した半導体集積回路を提供する。シート抵抗の差異を利用して、チップ形状及びマクロセル形状の短辺と最上位層の配線方向とを合わせることで、配線資源を確保しながら、よりシート抵抗の低い最上位層を電源配線として使用し易くし、電源電圧降下による性能劣化の少ない半導体集積回路を実現する。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。
【解決手段】多層配線層を有する配線構造において、上層配線層では、配線の幅方向の配線間絶縁層の誘電率を、配線の厚み方向の配線間絶縁層の誘電率より相対的に高くした配線構造を有し、下層配線層では、配線の厚み方向の配線間絶縁層の誘電率を、配線の幅方向の配線間絶縁層の誘電率より相対的に高くする。 （もっと読む）

【課題】論理セルを構成するコアセル及び電源配線セルにおいて、電源配線セルの幅広メタルの加工工程において、コアセル内の配線自由度を低減させることなく、仕上がり形状のわずかなずれによってコアセル内配線とのショートを回避する。
【解決手段】回路機能を構成するコアセルと、電源配線を含む電源配線セルとで構成される半導体集積回路装置において、前記電源配線セルを構成する電源配線ユニットセルのメタル形状がＴ字型をなすように構成されており、この電源配線ユニットセルを隣接配置することにより、一連の電源配線を形成する。コアセルと電源配線セルは予め水平方向座標を設定したコアセル内のメタル配線で接続され、電源信号を供給する。 （もっと読む）

【課題】複数のバッファの挿入に起因する遅延の蓄積により、配線間で信号の伝搬上のタ
イミングが相違することがあった。
【解決手段】並走しており、少なくとも一方の配線が曲折している２本の配線であって、
当該曲折が、当該２本の配線間に生じるクロストークが前記少なくとも一方の配線が曲折
していない前記２本の配線間に生じるであろうクロストークより小さくなるように規定さ
れている前記２本の配線を含む。 （もっと読む）

【課題】電源配線間に十分なデカップリング容量を確保し得る半導体集積回路装置を提供する。
【解決手段】異なる配線層１，４に形成される高電位側電源配線２ａ，２ｂと低電位側電源配線３ａ，３ｂ間において、高電位側電源配線と低電位側電源配線の一方から他方に向かって形成される容量用コンタクト配線６ａ〜６ｅと、該容量用コンタクト配線の周囲に配設される配線との間で容量を形成した。 （もっと読む）

Ｎチャネル（１１３、１１５）およびＰチャネル（１１１）トランジスタが、引張ストレッサ層（１２８）および圧縮ストレッサ層（１２６）をそれぞれ付加することによって、拡張される。２つのストレッサ層について、これまで知られていなかった問題が見つかった。ストレッサ層は、両方とも好都合なことに窒化物であっても良いが、ある程度別の仕方で作製される。２つのストレッサはエッチ・レートが異なる。そのため、２つのストレッサ間の界面においてコンタクト・ホールをエッチングするときに有害な影響が出る。ゲートに対するコンタクトは、Ｎチャネル・トランジスタとＰチャネル・トランジスタとの間の中間であることが好ましい場合が多い。これは一見したところ、２つのストレッサ層間の境界に対して最良の箇所でもある。境界においてコンタクト・エッチングを行なう結果、その下にあるゲート構造またはコンタクト・ホール内の残留窒化物に穴を開ける可能性がある。したがって各コンタクト（１５４）が確実に、コンタクトが通っているストレッサと反対のタイプのストレッサから少なくとも何らかの所定の距離に位置することが有用であることが分かっている。
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【課題】 電源配線及びグランド配線の電圧降下を防ぐことができる半導体装置を提供する。
【解決手段】 半導体装置の最上層に形成される電源配線５１と、半導体装置の最上層に形成され、電源配線５１に隣接したグランド配線５２と、電源配線５１に形成される、バンプを形成するための電源配線用パッド４１と、グランド配線５２に形成される、バンプを形成するためのグランド配線用パッド４２と、電源配線用パッド５１からグランド配線用パッド４２に向けて敷設された電源配線６１と、グランド配線用パッド４２から電源配線用パッド５１に向けて敷設されたグランド配線６２と、電源配線６１と下層の配線層の電源配線２１とを接続するビア３１と、グランド配線６２と下層の配線層のグランド配線２２とを接続するビア３１を備える。 （もっと読む）

【課題】半導体装置の高品質・高信頼化、及び半導体装置の生産効率の向上を実現可能な応力解析方法を提供する。
【解決手段】分割部が、チップ内を複数の解析エリアに分割するステップ（Ｓ１０）と、複合物性値導出部が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、その解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップ（Ｓ１１，Ｓ１２）と、応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行うステップ（Ｓ１３，Ｓ１４）とを含む。 （もっと読む）

【課題】電流容量を増大させるために複数層の配線により給電する半導体集積回路において、各配線に流れる電流を均等化して特定の配線に過大電流が流れることによって発生する断線を防止する。
【解決手段】ＭＯＳＦＥＴ６のソース拡散層６ｂと第２層金属給電配線２ｃとの間を互いに独立した二つの電流経路により接続されている。一つの電流経路は、コンタクトプラグ４ａ、第１層金属層１ｃ、金属層間プラグ５ａ、第２層金属配線２ａおよび第２層金属引き出し配線２ｂを介して第２層金属給電配線２ｃに至る経路であり、もう一つの電流経路は、コンタクトプラグ４ｂ、第１層金属配線１ａ、第１層金属引き出し配線１ｂおよび金属層間プラグ５ｂを介して第２層金属給電配線２ｃに至る経路である。 （もっと読む）

【課題】半導体装置内での電源電圧の降下（ＩＲドロップ）に起因する性能の低下を抑え易い半導体装置を得ること。
【解決手段】半導体基板１０と、この半導体基板に形成された回路素子２０と、この回路素子と共に集積回路を構成する多数の配線が複数層に亘って形成された多層配線部５０とを半導体基板上に形成して半導体装置１００を得るにあたり、多層配線部に熱電発電部６０Ａ〜６０Ｃを形成し、かつ個々の熱電発電部を多層配線部における所定の配線に接続する。 （もっと読む）

【課題】電源配線の共通インピーダンスを小さくして、回路ブロック同士が干渉しにくい半導体装置を提供する。
【解決手段】半導体チップ１の主面に長方形に区画された複数の回路ブロック６，６ａ〜６ｃと、該複数の回路ブロック６，６ａ〜６ｃの長手方向に沿ってそれぞれ配線された複数の電源配線４，４ａ〜４ｄと、複数の回路ブロック６，６ａ〜６ｃを包囲するように半導体チップ１の周辺部に設けられた複数のボンディングパッド３とを有し、複数の回路ブロック６，６ａ〜６ｃのうちの回路ブロック６ｂに半導体素子の空き領域８を形成し、その空き領域８内に電源用ボンディングパッド３ａを設け、該電源用ボンディングパッド３ａに複数の回路ブロック６ａ，６ｂ，６ｃの電源配線４ｂ〜４ｄを接続する。 （もっと読む）

【課題】半田接続部等の接続信頼性を改善することができるウェーハレベルパッケージの製造方法を提供する。
【解決手段】第２導電性パターン層７２上に、上面から見てほぼ楕円形状で断面形状がドーム形状の第１ポリマー層２６を形成し、この第１ポリマー層２６を第２ポリマー層２８で覆うことにより、多層構造体２７を形成する。この多層構造体２７は、信頼性検査や実際検査の際、ウェーハレベルパッケージの接合部又は接続線に加えられる熱機械的損傷と外部衝撃から半導体チップ２２を保護する。 （もっと読む）

【課題】配線間のカップリング容量に起因する誤動作を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の配線層Ｍ１と、第２の配線層Ｍ２とを備え、第１の配線層Ｍ１および第２の配線層Ｍ２の各々は、グローバルビット線ＧＢＬ＿ＥＶＥＮと、グローバルビット線ＧＢＬ＿ＥＶＥＮが活性化されていないときに活性化されるグローバルビット線ＧＢＬ＿ＯＤＤとを含み、第１の配線層Ｍ１および第２の配線層Ｍ２の各々においてグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤが交互に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２におけるグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤがほぼ平行に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２の積層方向において、第１の配線層Ｍ１および第２の配線層Ｍ２に異なるグローバルビット線ＧＢＬが配置される。 （もっと読む）

【課題】アクセスライン（例：ビットライン）間の容量性結合を低減した二重ポートＳＲＡＭを提供する。
【解決手段】本発明は、ビットライン２２と１８、２１と１９間を一定電圧のシルード用ランナー５１，５３でシールドする。このシルード用ランナー５１，５３は、レベル間の相互接続を介して接地電圧あるいは電源電圧に接続される。ワードライン１１，１２もまた同様な方法によりシールドされる。 （もっと読む）

【課題】本発明は、レイアウト方法、ＣＡＤ装置、プログラム及び記憶媒体に関し、素子のレイアウト時に素子のＥＭルールの違反によるレイアウトの作業工数の増大を防止し、ＴＡＴの増大を防止することを目的とする。
【解決手段】回路のレイアウト設計において、回路のシミュレーションを行うシミュレーションステップと、回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定ステップと、素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション（ＥＭ）ルールを満足するように自動的に作成して完成するレイアウト合成ステップとを含むように構成する。 （もっと読む）

【課題】 作成する半導体素子に固有の素子配置上の特徴を考慮しつつ、自由度の高いダミーパターンの生成を可能とし、全体の配線密度を向上して、エッチング等の加工精度を改善する。
【解決手段】 ＣＭＯＳイメージセンサの配線層に対し、周辺回路部のパターンが密な論理回路部、画素部、電磁シールドを必要とするＰＬＬや高精度アンプ等のアナログ回路、次工程以降で必要となるマーク形成領域などの所定領域を除き、それ以外の領域について配線から１〜５μｍ離れた部位から全面に不定形のダミーパターンを形成し、その後、デザインルールに抵触するダミーパターンを除去し、最適密度を有するパターンを形成することで、エッチング性を確保する。 （もっと読む）

【課題】薄膜を有する無線チップにおいて、アンテナ圧着時の不具合を改良する。
【解決手段】薄膜からなる無線チップを形成し、特に無線チップ内に有機化合物層を有するメモリ領域を有し、メモリ領域の一端部とパッドの一端部との距離を５００μｍ以上とする。その結果、アンテナ圧着時における応力や熱の影響を受けることなく、データの書き込みを行うことができる。このような無線チップを設ける基板には、ガラス基板やシリコンウェハを用いることができる。 （もっと読む）