【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】アクティブマトリックス型表示装置の製造プロセスを短縮化し、投資効率、生産効率と生産歩留りを向上させ、かつ大幅なアクティブマトリックス素子の高性能化を実現する。
【解決手段】アクティブマトリックス型薄膜トランジスタ素子基板の製造工程において、ゲート電極をパターンニング後、ゲート絶縁膜を成膜する。
次に半導体層としてポリシリコン半導体層を成膜後アモルファスシリコン半導体層を真空をやぶらずに連続成膜する。その後ｎ^＋アモルファスシリコン半導体層を成膜してから、映像信号配線とドレイン電極を形成するための金属電極層を成膜する。その後、ホトリソグラフィー工程で、薄膜トランジスタ素子のチャネル領域の露光光量を変調可能なホトマスクを用いて、薄膜半導体層の素子分離形成と映像信号配線とドレイン電極の形成を１回のホトリソグラフィー工程で同時に形成する。 （もっと読む）

【課題】ビット線コンタクトの接続不良や高抵抗不良等の発生を防止する。
【解決手段】本発明の半導体装置は、半導体基板１上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、各メモリセルにおけるビット線コンタクトＣＢを１つおきにビット線方向にずらして２列に配置するように構成し、ビット線コンタクトＣＢを、活性領域３に下端を接続する下部コンタクトプラグ７と、下部コンタクトプラグ７に縦積みされビット線ＢＬに上端を接続する上部コンタクトプラグ５とから構成し、更に、上部コンタクトプラグ５を、ビット線ＢＬに接続される第１のプラグ部５ａと、この第１のプラグ部５ａの上端の内径寸法より内径寸法が大きな大径部を有し、下部コンタクトプラグ７に接続された第２のプラグ部５ｂとから構成した。 （もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）

【課題】同じ機能を有する半導体素子において実装形態が異なる場合であっても、より簡便にそれらに適用可能な半導体素子及びその製造方法を提供。
【解決手段】半導体素子１０００は、内部回路１４２、内部回路と電気的に接続された電極１４４、及び内部回路を覆い、電極を露出して設けられた第１の絶縁層１４０が設けられた第１の半導体素子部分１００と、電極と電気的に接続されるとともに第１の絶縁層上に形成され、第１のパッド２１１及び第２のパッド２１３を有する配線層２１０、及び第１のパッドと第２のパッドのいずれか一方を覆い、他方を露出させる第２の絶縁層２２０が設けられた第２の半導体素子部分２００と、を有する。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】デバッグ等のために、完成した半導体集積回路装置の配線をＦＩＢ加工を用いて事後的に修正する場合がある。修正配線は配線として最適に材料を使用すべきである。しかし、たとえば、比抵抗の低い金属は、比較的その後の検査・試験環境に弱い等の問題がある。
【解決手段】本願発明は、ほぼ完成した半導体集積回路装置の配線を変更するために、ＦＩＢ加工を用いて半導体集積回路チップの配線を修正するに当たり、半導体集積回路チップの主面上の絶縁膜に金属修正配線をＦＩＢＣＶＤにより形成後、その上を覆うように、金属修正配線よりも耐酸化性または耐腐食性の高い金属被覆膜を、ＦＩＢＣＶＤにより形成するものである。 （もっと読む）

【課題】加速度センサや角速度センサのようにバルクマイクロマシニング技術により形成したＭＥＭＳセンサとＬＳＩ回路からなる半導体装置の小型化や薄型化と、高感度化を両立しつつ、ＭＥＭＳセンサとＬＳＩ回路からなる半導体装置の実装構造を簡易化する。
【解決手段】ＳＯＩ基板のシリコン層１０２上にＭＩＳＦＥＴや配線を有する集積回路を形成し、ＳＯＩ基板の基板層１００を加工して、構造体１２５を含むＭＥＭＳセンサを形成している。すなわち、ＳＯＩ基板の両面を使用して、１つのＳＯＩ基板に集積回路とＭＥＭＳセンサを搭載する。そして、集積回路とＭＥＭＳセンサとは、ＳＯＩ基板の内部に設けられている貫通電極１２１によって電気的に接続されている。 （もっと読む）

【課題】いかなる位置に形成されたトランジスタに対してもダミーパターンを形成することを可能にして、トランジスタ特性の変動を抑制することを可能にする。
【解決手段】半導体基板１１のアクティブ領域１２上にゲート絶縁膜１４を介して形成された複数のゲート電極１５と、前記アクティブ領域１２上の少なくとも前記ゲート電極１５間の一部に形成されたダミーパターン１６とを有し、前記ゲート電極１５同士が隣接するゲート電極１５−１、１５−２間の間隔、および前記ダミーパターン１６−１とそれと隣接する前記ゲート電極１５−２、１５−３との間隔が所定の範囲内となるように前記ダミーパターン１６−１が形成されていることを特徴とする。 （もっと読む）

【課題】駆動回路の構成要素の必要とする面積を削減して、各画素の有効利用可能面積の割合を増加させたアクティブマトリクス基板の提供。
【解決手段】マトリクス状に配列した複数の画素を有するアクティブマトリクス基板であって、各画素に含まれる画素構成電極のうち少なくともソース電極、ゲート電極、保持容量電極のいずれかひとつは、隣接する画素間で共有していることを特徴とするアクティブマトリクス基板。 （もっと読む）

【課題】信頼性の高い半導体チップの乗り数を多くした半導体基板を提供する。
【解決手段】チップ領域１に設けられた、チップ領域１を取り囲むシールリング部２２は、シリコンウエハ２１上に積層された複数のシールリング用配線層５，１０，１１からなり、複数のシールリング用配線層のうちの最上層であるシールリング用配線層５は、他のシールリング用配線層１０，１１よりも、スクライブ領域３へ向かう方向に延長して設けられており、シールリング用配線層５は表面保護膜６で覆われている。 （もっと読む）

【課題】絶縁層表面の平坦化処理用ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減する集積回路装置の設計方法等を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において前記表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップ（ステップＳ１０）と、配置配線後の集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し（ステップＳ１４）、当該領域にダミーパターンを発生させるステップ（ステップＳ１６）と、を含む。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】 従来のＷ−ＣＳＰは、コンタクト２と外部電極４との間は、幅の狭い再配線５がある。しかし発熱量の多いＣＳＰは、面実装であるが故、シリコン基板の裏面から放熱できず、温度上昇する。よって再配線のネック部分でクラックや断線を発生する。
【解決手段】 半導体チップ２２には、マトリックス状にカードの如き矩形状の外部電極３１Ａ、３１Ｂを並べるように配置する。そのため従来の構造の様に、再配線が無く、面積の大きい外部電極を配置できるため、放熱性の向上が実現できる。 （もっと読む）

【課題】下層配線と上層配線との間に介在される層間絶縁膜を全体的に肥大化（厚膜化）させることなく、下層配線と上層配線との間の絶縁耐圧の向上を図ることができる、半導体装置を提供する。
【解決手段】半導体装置１００は、第１層間絶縁膜３と、第１層間絶縁膜３上に形成された下層配線７、下層配線７上に形成された第２層間絶縁膜８と、第２層間絶縁膜８上に形成され、平面視で下層配線７の所定部分７１と交差する上層配線１３とを含む。第１層間絶縁膜３には、平面視で所定部分７１を含む領域に、その上面から掘り下がった溝４が形成されている。下層配線７の所定部分７１は、溝４に入り込んでいる。そして、第２層間絶縁膜８における少なくとも下層配線７上に形成された部分の上面は、平坦である。 （もっと読む）

【課題】配線のうち高速信号線における信号速度の低下を抑制し、ＣＭＰ処理における平坦化効果を向上させたダミーパタン設計方法を提供する。
【解決手段】絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の第１の配線層に対するダミーパタン設計方法であって、第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、第１の配線との間で生じる容量が所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、第２の配線層において第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置するものである。 （もっと読む）

【課題】 従来のＷ−ＣＳＰは、コンタクト２と外部電極４との間は、幅の狭い再配線５がある。しかし発熱量の多いＣＳＰは、面実装であるが故、Ｓｉ基板の裏面から放熱できず、温度上昇する。よって再配線のネック部分でクラックや断線を発生する。
【解決手段】 半導体チ装置２０には、放熱に寄与する外部電極２４が最上層に設けられ、下層には、瞬時に発生する熱を溜めるヒートシンク電極２９が設けられる。
そのため、発熱する部分では、従来の再配線が無く、面積の大きい外部電極を配置できるため、放熱性の向上が実現できる。 （もっと読む）

【課題】製造時における半導体素子へのプラズマダメージの影響を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に半導体素子を形成する工程と、マイクロ波をプラズマ源とし、半導体基板の表面近傍において、プラズマの電子温度が１．５ｅＶよりも低く、かつプラズマの電子密度が１×１０^１１ｃｍ^−３よりも高いマイクロ波プラズマを用いたＣＶＤ処理によって半導体素子上に膜を形成する工程とを含む。 （もっと読む）

【課題】駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ部３が形成されており、ゲート絶縁膜６を介して、トレンチ部３の内部及び上面部にゲート電極７が形成されている。ゲート電極７のゲート長方向の一方の側にはソース領域９が形成されており、他方の側にはドレイン領域１０が形成されている。ソース領域９とドレイン領域１０の少なくとも一部では、ゲート電極７の形成前にトレンチ部３の内壁からイオン注入を用いて不純物添加をおこなった後、拡散および活性化の熱処理を施すことによって、トレンチ部３の表面から底部にかけて深く形成させることを可能とする。これにより、ゲート電極７の凹部上面に集中して流れていた電流がトレンチ部３の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）