【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】チップの基板への実装工程前の、パッドとバンプ間の接続状態の良否判定の信頼性を高める。
【解決手段】チップ１０が基板に実装された半導体装置であって、チップ１０に配置され、チップ１０の内部回路と電気的に接続するパッド群Ａと、チップ１０のうちパッド群Ａが配置された領域以外の領域に配置されたテスト用パッドパターンＢとを備え、パッド群Ａは、チップ１０の主面に形成された複数のパッド１２ａと、複数のパッド１２ａの各々の上にバリアメタル膜を介して形成され、基板と電気的に接続するバンプ１６ａとを有し、テスト用パッドパターンＢは、チップ１０の主面に形成された複数のテスト用パッド１２ｂと、複数のテスト用パッド１２ｂの各々の上にテスト用バリアメタル膜を介して形成されたテスト用バンプ１６ｂと、複数のテスト用パッド１２ｂのうち互いに隣り合うテスト用パッド１２ｂ間を電気的に接続する配線１１ｂとを有する。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】下地段差を考慮したリソグラフィマージンを確保しつつ、高集積度と歩留り向上との両立を図ることを可能とした、半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられる。 （もっと読む）

【課題】パッド部の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化、高性能化に寄与する半導体パッケージを提供する。
【解決手段】本発明の半導体パッケージ１は、半導体基板１１に第一導電層１２、第一絶縁層１４、第二導電層１５、第二絶縁層１６を順に重ねてなる。第一導電層からなる第一電極１２ａ、第二電極１２ｂ、導電部１２ｃは各々、半導体基板に設けたＩＣ回路とインダクタ部１５ａの接続端子、ＩＣ回路の入出力端子、配線を構成する。第二導電層から構成されるスパイラル状のインダクタ部１５ａおよび該インダクタ部より外周域に位置するパット部１５ｂを有する。インダクタ部の一端は前記第一電極と、インダクタ部の他端は前記配線と、それぞれ電気的に接続される。該配線はインダクタ部のアンダーパス構造部を成す。第二絶縁層がパッド部を露呈させる第四開口部１６ａを有する。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】スクライブ領域の幅を狭くするのに適した半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子の形成された複数のチップ領域が、隣接するチップ領域間にスクライブ領域を介して画定されており、スクライブ領域内に配置されたモニタ素子と、チップ領域内に配置されたパッドと、モニタ素子とパッドとを接続する配線とを有する。 （もっと読む）

【課題】液晶装置等の電気光学装置において、画素スイッチング用ＴＦＴの光リーク電流の発生を低減し表示画像の高品質化を図る。
【解決手段】基板上に、走査線１１、走査線に交差するデータ線６、画素電極、第１及び第２の方向のうち一方の方向に沿ったチャネル長を有するチャネル領域３０ａ３、第２の方向に沿ったソース長を有するソース領域３０ａ１、第１の方向に沿ったドレイン長を有するドレイン領域３０ａ５、チャネル領域及びソース領域間に形成された第１の接合領域３０ａ２、並びにチャネル領域及びドレイン間に形成された第２の接合領域３０ａ４を有し、ドレイン領域で折れ曲がっている半導体層３０ａ、チャネル領域に対向する本体部３０ｂ１、折れ曲がった部分に沿って少なくとも第２の接合領域を包囲する包囲部３０ｂ２を有するゲート電極３０ｂと、包囲部から立ち上がり又は立ち下がっており、第２の接合領域を囲む側壁部３１とを備える。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。 （もっと読む）

【課題】電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、トランジスタを含む半導体素子部２０と、金属配線層４および６と、金属配線層４および６の間に配置された層間絶縁膜５とを備える。金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 （もっと読む）

【課題】 ３次元集積回路構造を製造する方法を提供する。
【解決手段】 第１配線層及びスルー・シリコン・ビアを含むインターフェース・ウエハ並びに能動回路を含む第１の能動回路層ウエハを準備する。第１の能動回路層ウエハはインターフェース・ウエハにボンディングされる。次いで、第１の能動回路層ウエハの第２部分がインターフェース・ウエハに取り付けられたままになるように、第１の能動回路層ウエハの第1部分が除去される。インターフェース・ウエハ及び第１の能動回路層ウエハの第２部分を含む積層構造がベース・ウエハにボンディングされる。次に、インターフェース・ウエハはインターフェース層を形成するように薄くされ、そしてインターフェース・ウエハのスルー・シリコン・ビアを介して第１配線層に結合される金属がインターフェース・ウエハ上に形成される。 （もっと読む）

【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。
【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。 （もっと読む）

【課題】プロセスパラメータのばらつきが生じても仕様に合致した素子の製造を可能にするパターンレイアウトの修正方法を提供する。
【解決手段】設計レイアウトに対応するパターンを基板上に形成するためのプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測し（ステップＳ４）、得られた複数の仕上がりパターンの寸法を算出し（ステップＳ５）、算出された寸法から所定の統計量を算出し（ステップＳ６）、該統計量と予め設定された仕様とを比較し（ステップＳ７）、仕様を満たさない場合に（ステップＳ８）修正量を算出し（ステップＳ９）、算出された前記修正量に基づいて前記設計レイアウトを修正する（ステップＳ１０）。 （もっと読む）

【課題】高精度に平坦化されたＳＯＧ膜を半導体素子上に形成してなる半導体装置を提供する。
【課題の解決手段】半導体装置は、半導体基板上の半導体素子１の周囲をこの半導体素子１とは２μｍ程度の等間隔をおいて壁状突起物２を形成して、半導体素子１が中央に位置するように壁状突起物２で囲んだ状態で、ＳＯＧ膜を形成することにより、壁状突起物２がストッパーとして機能し、流れ込んだＳＯＧは壁状突起物２の側壁に近接した位置では傾斜状態となるが、中央部分の半導体素子１上では平坦状となって、半導体素子１１上のＳＯＧ膜６の膜厚は均一になる。 （もっと読む）

【課題】ダイシング時の水圧を受け流し、エアブリッジ配線部の断線を防ぐ半導体装置を提供する。
【解決手段】半導体チップ上の半絶縁性基板と、半絶縁性基板の表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、半絶縁性基板の表面に配置され,ゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、ソース端子電極に、所定本数のソースフィンガー電極を接続するエアブリッジ配線部とを備え、エアブリッジ配線部は、ダイシング方向に対して例えば、約３０度以上斜めに配置されている半導体装置。 （もっと読む）

【課題】ビアホール開口後の洗浄において、ウエハがチャージアップした場合に下層配線に電荷が励起され、ビアホール底部で酸化反応が生じることによる配線の通電不良を防ぐ。
【解決手段】電気的に機能する第１の配線１１１ａに隣接して、電気的に機能せず基板や他の配線から独立した第１のダミー配線１１２ａを形成し、チャージアップによって励起される電荷を第１の配線１１１ａと第１のダミー配線１１２ａに分散させる事により、配線上に形成されたビアホール２１３ａ底部での酸化反応によって生成されるＴｉ酸化物３０の量を減少させる。 （もっと読む）

【課題】電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供する。
【解決手段】セル１６０は、六角形の素子形成領域を画定する開口部を形成するように形成されたソース電極１８２と、素子形成領域に、ソース電極１８２と一定距離を隔てて帯状に形成されたドレイン電極１８０と、ソース電極１８２とドレイン電極１８０との双方から所定の距離を隔てて形成されたゲート電極１８４とを含む。ゲート電極１８４の各辺の中央部分からソース電極１８２に重畳するようにゲート引出電極１８６を形成し、ゲート引出電極１８６とソース電極１８２との間には絶縁膜を形成する。 （もっと読む）