【課題】光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。
【解決手段】複数のセル３０１と、水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ライン３０２とを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポート３０８をそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロック３０４とを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる。 （もっと読む）

【課題】バンプ電極を各チップ領域に形成した半導体ウェハを個々の半導体チップに個片化する際、個片化された半導体チップにクラックが発生することを抑制できる技術を提供する。
【解決手段】半導体ウェハＷＦの主面に接着テープＡＴを貼り付けた状態で、半導体ウェハＷＦの裏面に溝ＤＴを形成する。半導体ウェハＷＦの裏面に溝ＤＴを形成するには、半導体ウェハＷＦの裏面にレジスト膜を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、溝ＤＴを形成する領域にレジスト膜が残らないように行なわれる。そして、パターニングしたレジスト膜をマスクにしたドライエッチング技術により、半導体ウェハＷＦの所定領域に溝ＤＴを形成する。具体的に、ダイシングラインＤＬの近傍領域に溝ＤＴを形成する。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】パターン上の被平坦化膜を平坦化する際に所定以上の段差が発生する箇所を迅速かつ的確に予測し、短時間でレイアウト修正を行うこと。
【解決手段】本発明は、製造対象となる回路の物理レイアウトデータを計算部１１に読み込み、パターン幅を予め決められた量だけ変形する計算を行う工程と、計算部１１から出力されるパターン幅を変形した後の物理レイアウトを解析部１２に読み込み、注目範囲および注目範囲の周辺範囲のパターンの密度、パターン幅、周辺長のうち少なくとも１つを用いて定量的な計算により、パターン上の被平坦化膜を平坦化処理した際に所定以上の段差として残ると予測されるパターンを解析する工程と、解析部１２から出力される段差として残ると予測されるパターンのデータを修正部１３に読み込み、所定以上の段差が残らないレイアウトもしくは製造条件へ修正する工程とを有する半導体装置の製造方法である。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）

【課題】配線間容量の低い半導体装置を安定的に形成する。
【解決手段】配線１間に、仕切層５ａで仕切られた複数の空洞の溝２を形成し、その後、それらの溝２を覆うように、配線１及び仕切層５ａの上側に絶縁膜を形成する。配線１間に仕切層５ａを設けることにより、絶縁膜形成に用いる絶縁膜原料３ａの溝２内への進入が抑えられ、溝２内の絶縁膜形成が抑えられるようになる。それにより、配線１間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。 （もっと読む）

【課題】外部から侵入する水分に起因した再配線どうしのショートが防止された半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１２と、半導体基板１２上に形成された第１樹脂層３０と、第１樹脂層３０の上面に形成されてパッド部４４を構成する再配線４８と、この再配線４８および第１樹脂層３０の上面を被覆する第２樹脂層３２とを備えている。そして、パッド部４４は、第２樹脂層の開口部１３から露出する露出領域４４Ａと、第２樹脂層３２により被覆される被覆領域４４Ｂとから成り、この被覆領域４４Ｂの幅（Ｌ１）を１０μｍ以上としている。 （もっと読む）

【課題】 Ｃ４ボール内の均一な電流密度のための金属配線構造体を提供する。
【解決手段】 １つの実施形態において、金属構造体のサブパッド・アセンブリが、金属パッドの直下に配置される。サブパッド・アセンブリは、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体とその下方に配置された下位レベル金属ライン構造体との間の電気的接続をもたらす一組の金属ビアとを含む。別の実施形態において、Ｃ４ボールの信頼性は、Ｃ４ボール内部の均一な電流密度分布を助長するように分割及び分布させた一組の統合された金属ビアを有する金属パッド構造体を用いることによって高められる。複数の金属ビアの断面積の面密度は、金属パッドの中央部分において金属パッドの平担部分の周縁部分よりも高い。 （もっと読む）

【課題】 半導体集積回路のチップ面積を増大させることなく、配線層の剥離防止構造を作製し、チップへの応力による配線の切断を防止する。
【解決手段】
多層配線構造の半導体集積回路チップ周辺部の金属配線層２０２〜２０５上に、当該金属配線層同士を接続するためのスルーホール、或いは最下層の金属配線層と基板上に形成された素子とを電気的に接続するためのコンタクトホールを、夫々、当該金属配線層の直上にスルーホールが形成される領域１０１と、当該金属配線層の直下にスルーホール或いはコンタクトホールが形成される領域１０２とが基板面内で重なり合わないように、金属配線層上に複数、集中して配置する。 （もっと読む）

【課題】飽和動作時のゲート電圧が高電圧であっても素子が破壊しにくい高耐圧ＭＯＳトランジスタを提供する。
【解決手段】Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し、素子破壊の抑制と高耐圧化を図ることが可能となる。 （もっと読む）

【課題】内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路に関し、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図る。
【解決手段】複数の入出力セル領域８を、幅を同一とする矩形かつ入出力セルが必要とする面積に応じた面積とし、かつ、奥行が異なる入出力セル領域を含み、パッド７側に凹凸ができず、内部セル領域９側に凹凸ができるように、幅方向を配列方向として配列し、内部セル領域９を、その外周部が複数の入出力セル領域８の内部セル領域９側の凹凸に沿うように形成する。 （もっと読む）

【課題】ワイヤボンディング処理に適し、小型化を実現でき、回路設計容易な半導体素子および半導体キャリアを提供する。
【解決手段】半導体キャリア６と半導体素子１とがワイヤ９で電気的に接続される構造の半導体装置において、半導体キャリア６の電極４と半導体素子１の電極２を、隣接間の距離およびワイヤ間の最小距離が、ワイヤボンディング処理に必要な距離以上であり、かつ、半導体素子１の電極２の一部が同一直線上にない位置に配置することにより、半導体素子１を小型化する。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部と非重畳で保護ダイオードを配置する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、保護ダイオードを素子領域と隣接してその外側のチップ端部で且つ、ゲートパッド部と直近に配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】ＭＯＳ型の固体撮像装置において、画素が微細化されても感度の向上を図る。
【解決手段】縦２画素、横４×ｎ画素（ｎは正の整数）のフォトダイオードＰＤ［ＰＤ１〜ＰＤ８］配列を１共有単位２１としたレイアウトを有する。 （もっと読む）

【課題】タングステン等のＣＭＰ（化学機械研磨）後、エロージョン量をモニタリングできるパターンを提示する。
【解決手段】ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価する。前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加するため、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングする。また前記配列の間で影響を受けるスペースの長さをモニタリングする。 （もっと読む）

【課題】外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑え、かつ、特性試験にも対応できる半導体チップを提供する。
【解決手段】半導体チップ１には半導体基板主面の周辺部に複数の第１の電極パッド２、第１の電極パッド２より内側の領域に少なくとも１個の第２の電極パッド３が配設されている。第１の電極パッド２の配列間には第２の電極パッド３の数以上の間隙部が設けられている。これにより、特性試験時には間隙部を通じてプローブカードとのワイヤ接続を容易に行なうことができ、実装時には、主面に第１の電極パッド２と接続するための第１のボンディングパッド５を、反対面には第２の電極パッド３と接続するための第２のボンディングパッド８が配設された配線基板４を用いることにより、第２の電極パッド３とのワイヤ接続を通じて、回路ブロックに短い配線で電源を供給することができる。 （もっと読む）

【課題】積層型ＬＳＩにおいて、各ＬＳＩ間で低レイテンシかつ高スループットの通信を実現する。
【解決手段】一つの貫通電極群（例えばＴＳＶＧＬ＿０）に対して、一つの送信を行う回路（ＴＲ＿００Ｔ）と複数の受信を行う回路（ＴＲ＿１０Ｒ，ＴＲ＿２０Ｒ，ＴＲ＿３０Ｒ）を接続する接続トポロジを採用することで、調停動作を不要にする。特に、同一ＬＳＩを複数積層する場合にもこの接続トポロジを可能にするために、積層される各ＬＳＩに、各貫通電極ポートを送信用とするか受信用とするかの指定と、各貫通電極ポートのアドレス割り振りを指定するための書き換え可能な記憶素子を搭載する。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】 高抵抗である透明電極から低抵抗配線にコンタクトする場合のコンタクトホールにおいて、電力損失を低減しつつ、狭額縁化を図ることを目的とする。
【解決手段】 表示装置において、基板上に少なくとも薄膜トランジスタ、平坦化膜及び複数の発光素子が形成されており、発光素子には、少なくとも発光層と、第１の電極及び第２の電極を有している。この第１の電極と、第１電極よりも抵抗値の低い配線（ＧＮＤ配線又は電源配線）とを接続させるために、表示領域よりも外側の平坦化膜には複数の第１のコンタクトホール及び複数の第２のコンタクトホールが設けられており、第２のコンタクトホールは、表示領域から第１のコンタクトホールまでの距離に比べて遠距離に配置され、かつ第１のコンタクトホールよりも開口面積が小さい。 （もっと読む）

【課題】Ｑ値の高いモノリシックインダクタ素子を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置５０は、半導体基板１と、半導体基板１上に設けられた層間絶縁膜６と、層間絶縁膜６の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層７と、層間絶縁膜６上及び第１インダクタ配線層７上を覆うように設けられ、第１インダクタ配線層７に沿って延びる少なくとも一つの溝状接続孔１０を有するバリア絶縁膜９と、バリア絶縁膜１０上に、第１インダクタ配線層７に沿って延びるように形成されると共に、溝状接続孔１０を埋め込んで第１インダクタ配線層７に電気的に接続された第２インダクタ配線層１１とを備える。第２インダクタ配線層１１は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部１２を有する。 （もっと読む）