半導体装置及びその製造方法
【課題】Ｑ値の高いモノリシックインダクタ素子を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置５０は、半導体基板１と、半導体基板１上に設けられた層間絶縁膜６と、層間絶縁膜６の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層７と、層間絶縁膜６上及び第１インダクタ配線層７上を覆うように設けられ、第１インダクタ配線層７に沿って延びる少なくとも一つの溝状接続孔１０を有するバリア絶縁膜９と、バリア絶縁膜１０上に、第１インダクタ配線層７に沿って延びるように形成されると共に、溝状接続孔１０を埋め込んで第１インダクタ配線層７に電気的に接続された第２インダクタ配線層１１とを備える。第２インダクタ配線層１１は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部１２を有する。
【解決手段】半導体装置５０は、半導体基板１と、半導体基板１上に設けられた層間絶縁膜６と、層間絶縁膜６の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層７と、層間絶縁膜６上及び第１インダクタ配線層７上を覆うように設けられ、第１インダクタ配線層７に沿って延びる少なくとも一つの溝状接続孔１０を有するバリア絶縁膜９と、バリア絶縁膜１０上に、第１インダクタ配線層７に沿って延びるように形成されると共に、溝状接続孔１０を埋め込んで第１インダクタ配線層７に電気的に接続された第２インダクタ配線層１１とを備える。第２インダクタ配線層１１は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部１２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、インダクタ素子を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体製造プロセスによって製造されるモノリシックインダクタ素子が、移動体通信分野等における高周波アナログ集積回路、特に、ＶＣＯ（Voltage Controlled Oscillator）回路のような高周波共振回路に用いられている。インダクタ素子は、ＶＣＯ回路の消費電流、ノイズ等の性能を決定する重要な素子であり、モノリシックインダクタ素子においても高性能（高Ｑ値）が求められている。
【０００３】
図７及び図８は、半導体製造プロセスにより製造された、従来のモノリシックインダクタ素子の平面構造及び断面構造を示す図である。
【０００４】
図７に示すように、半導体製造プロセスによって製造された金属配線層１０７（一般には多層金属配線層の最上金属配線層）がスパイラルパターンに形成され、インダクタ素子のコイル部を構成している。
【０００５】
また、金属配線層１０７のスパイラル内部側端に対し、金属配線層１０７よりも下層に設けられた金属配線層１０４がビア１０８を介して電気的に接続されている。更に、金属配線層１０４は、金属配線層１０７の下方を通って交差するようにスパイラル領域（スパイラルパターンの形成された領域）の外部に引き出され、回路端子（図示せず）と接続されている。この一方、金属配線層１０７のスパイラル外部側端は、金属配線層１０７が延長されることによりスパイラル領域の外側に引き出され、他の回路端子（図示せず）と接続されている。
【０００６】
図８は、図７におけるVIII-VIII'線による断面図である。ここに示される通り、半導体基板１０１上に、絶縁分離層となる絶縁膜１０２、更にその上に第１の層間絶縁膜１０３が形成されている。第１の層間絶縁膜１０３の上部に埋め込まれるように、金属配線層１０４が形成されている。
【０００７】
第１の層間絶縁膜１０３及び金属配線層１０４上を覆うように、第１のバリア絶縁膜１０５が形成され、更にその上に、第２の層間絶縁膜１０６が形成されている。第２の層間絶縁膜１０６の上部に埋め込まれるように金属配線層１０７が形成されている。また、図７に示した通り、金属配線層１０７のスパイラル内部側端の下方に金属配線層１０４の端部が位置している。この部分において、バリア絶縁膜１０５と第２の層間絶縁膜１０６とを貫通し、金属配線層１０４と金属配線層１０７とを電気的に接続するビア１０８が設けられている。
【０００８】
尚、装置において、インダクタ素子を構成するスパイラルパターンの他にも最上層金属配線は設けられている。図８において、このような配線を金属配線層１１０として示している。また、金属配線層１０７及び金属配線層１１０と、第２の層間絶縁膜１０６とを覆うように、他のバリア絶縁膜１０９が形成されている。
【０００９】
尚、特許文献１には、従来のモノリシックインダクタ素子においては一層の金属配線層により構成されていたコイル部について、２層の金属配線層を並列接続した構成が開示されている。これにより、配線抵抗（直流抵抗）を低減することができ、Ｑ値が向上すると説明されている。
【特許文献１】特許第２９８６０８１号
【特許文献２】特開２００３−２０９１８３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
インダクタ素子のＱ値を向上するためには、インダクタ素子を形成する金属配線についての配線抵抗（直流抵抗）を低減し、更に、高周波動作における配線抵抗（高周波抵抗）を低減すること、インダクタ素子と半導体基板との間に発生する寄生容量を低減することが重要である。
【００１１】
図７及び図８に示す従来のモノリシックインダクタ素子では、特許文献１にも記載されている通り、直流抵抗が高い。
【００１２】
また、インダクタが高周波動作する際には、インダクタ素子に流れる電流が金属配線層の表面部に集中する効果が発生し、これは表皮効果と呼ばれる。このため、インダクタ素子の高周波抵抗は、配線の表面積によって大きな影響を受ける。従来のモノリシックインダクタ素子では、金属配線層の表面積が小さいことから、高周波抵抗も高くなっている。
【００１３】
また、配線抵抗（直流抵抗）を小さくするために、インダクタ素子のスパイラルパターンを、最上層金属配線層とその下層の金属配線層とを並列接続した構造としている特許文献１の例では、該金属配線層と半導体基板との距離が小さくなっており、これは寄生容量が増大する一因となる。
【００１４】
以上のようなことから、従来のモノリシックインダクタ素子において、比較的低いＱ値（例えば、５未満）しか得られていない。このため、より高いＱ値の得られるモノリシックインダクタ素子を実現することが課題となっている。
【００１５】
以上に鑑み、本発明は、直流抵抗及び高周波抵抗が共に小さく、より高いＱ値が得られるモノリシックインダクタ素子を備える半導体装置と、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板と、半導体基板上に設けられた層間絶縁膜と、層間絶縁膜の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層と、層間絶縁膜上及び第１インダクタ配線層上を覆うように設けられ、第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を有するバリア絶縁膜と、バリア絶縁膜上に、第１インダクタ配線層に沿って延びるように形成されると共に、溝状接続孔を埋め込んで第１インダクタ配線層に電気的に接続された第２インダクタ配線層とを備え、第２インダクタ配線層は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部を有する。
【００１７】
このような半導体装置によると、以下に説明する通り、半導体基板との間の寄生容量増加を抑制しながら、モノリシックインダクタ素子の直流抵抗及び高周波抵抗を共に低減することができる。
【００１８】
まず、前記半導体装置が有するインダクタは、スパイラルパターンを有する第１インダクタ配線層と第２インダクタ配線層とが並列されていることにより、従来構造に比べて大幅に低減された直流抵抗を有する。
【００１９】
これと共に、第２インダクタ配線層が溝状接続孔を埋め込んでおり且つ上面側に溝状凹部を備えることにより、第２インダクタ配線層は上面側及び下面側に共に凹凸形状を有する。これによりインダクタの表面積を増加させることがき、表皮効果の発生する高周波動作時に電流の流れる部分が増加することから高周波抵抗についても大幅に低減される。
【００２０】
これらのことから、インダクタのＱ値を向上し、例えば１０以上とすることができる。
【００２１】
尚、第１インダクタ配線層よりも下方に形成され、第１インダクタ配線層の内側端部に対し少なくとも一つの金属ビアを介して電気的に接続された配線層を備え、配線層は、スパイラルパターンの外側にまで引き出されていることが好ましい。
【００２２】
これにより、インダクタの内側端部からの電気的な引き出しを行なうことができる。
【００２３】
また、溝状凹部は、溝状接続孔の上方に位置していてもよい。このような構造は、後に述べる製造方法に適している。
【００２４】
また、溝状接続孔及び溝状凹部は、それぞれ複数設けられていることが好ましい。
【００２５】
このようにすると、インダクタの表面積をより大きくすることができ、高周波抵抗の低減に有利である。
【００２６】
また、第２インダクタ配線層の厚さは、第１インダクタ配線層の厚さよりも大きく、且つ、溝状接続孔の幅よりも小さいことが好ましい。
【００２７】
第２インダクタ配線層を厚くすると、インダクタの抵抗（特に直流抵抗）を低減することができる。これは、インダクタのＱ値向上に有利である。また、第２インダクタ配線層の厚さを溝状接続孔の幅よりも小さくすることにより、溝状凹部の形成を容易にすることができる。
【００２８】
また、層間絶縁膜上部に埋め込むように形成され、第１インダクタ配線層と同じ材料からなる最上層配線層と、バリア絶縁膜上に形成され、第２インダクタ配線層と同じ材料からなるパッド電極とを備えることが好ましい。
【００２９】
つまり、最上層配線層を形成している層を利用して第１インダクタ配線層が形成され、パッド電極を形成している層を利用して第２インダクタ配線層が形成されているのが良い。このようにすると、インダクタと半導体基板との間の距離が短くなるのを避けながら、複数層からなるインダクタを実現することができる。これらのことは、インダクタ抵抗の低減と寄生容量の低減とに有利である。
【００３０】
また、第１インダクタ配線層は、Ｃｕ膜を含み、第２インダクタ配線層は、Ａｌ膜又はＡｌＣｕ膜を含むことが好ましい。
【００３１】
それぞれの材料の例として、このようなものを挙げることができる。特に、最上層配線層及びパッド電極を設ける場合には、このような材料を用いるのが良い。
【００３２】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上部に埋め込むように、スパイラルパターンを有する第１インダクタ配線層を形成する工程（ｂ）と、層間絶縁膜上及び第１インダクタ配線層上を覆うバリア絶縁膜を形成する工程（ｃ）と、バリア絶縁膜に、第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を形成する工程（ｄ）と、バリア絶縁膜上に、第１インダクタ配線層に沿って延びると共に、溝状接続孔を埋め込んで第１インダクタ配線層に電気的に接続する第２インダクタ配線層を形成する工程（ｅ）とを備え、工程（ｅ）において、第２インダクタ配線層の長さ方向に延びるように上面側に少なくとも一つの溝状凹部を設ける。
【００３３】
このような半導体装置の製造方法によると、先に説明した半導体装置を製造することができる。
【００３４】
尚、工程（ｅ）において、溝状接続孔内及びバリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を低温スパッタ法により堆積した後、該膜を所定のパターンに形成する工程を含むことが好ましい。
【００３５】
低温スパッタ法を用いると、溝状接続孔上方においてＡｌ又はＡｌＣｕからなる膜の上面に生じる凹み形状がリフローによって失われるのを抑制することができる。これにより、第２インダクタ配線層の上面側において溝状凹部を容易に形成することができる。ここで、低温スパッタ法とは、一般的なスパッタ法が例えば２００℃程度にて行なわれるのに対し、これよりも低い温度（例えば１００℃程度）にて行なうスパッタ法である。
【００３６】
また、低温スパッタ法は、１００℃以上で且つ１５０℃以下の温度にて行なうことが好ましい。
【００３７】
一般的なスパッタ法よりも低い温度範囲の具体例としてこのような温度範囲とすると、溝状凹部を容易に形成することができる。
【００３８】
また、工程（ｅ）は、溝状接続孔内及びバリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を形成した後、所定領域の膜の上部をエッチング除去して溝状凹部を形成する工程を含むことが好ましい。
【００３９】
このようにすると、溝状接続孔の深さ等とは関係なく溝状凹部を形成することができる。そのため、例えばより深い溝状凹部とすることにより、更にインダクタ素子の表面積を増加し、高周波抵抗の低減に貢献することができる。
【００４０】
また、工程（ｂ）において、層間絶縁膜の上部に埋め込むように第１インダクタ配線層と同じ材料からなる最上層配線層を形成し、工程（ｅ）において、バリア絶縁膜上に、第２インダクタ配線層と同じ材料からなるパッド電極を形成することが好ましい。
【００４１】
このようにすると、最上層配線層と同時に第１インダクタ配線層を形成すると共に、パッド電極と同時に第２インダクタ配線層を形成することができる。よって、新たな工程を追加することは不要であり、製造の工数及びコストの増加を抑制することができる。
【００４２】
また、工程（ａ）よりも前に、半導体基板上に他の層間絶縁膜及びその上部に埋め込まれた配線層を形成する工程と、層間絶縁膜中に、配線層と第１インダクタ配線層とを電気的に接続するための少なくとも一つの金属ビアを形成する工程とを備え、配線層は、スパイラルパターンの外側にまで引き出されていることが好ましい。
【００４３】
このようにすると、インダクタの内側端部からの電気的な引き出しを行なう配線層を設けることができる。
【発明の効果】
【００４４】
本発明の半導体装置及びその製造方法によると、インダクタの直流抵抗及び高周波抵抗を共に低減すると共に、インダクタと半導体基板との間の寄生容量を抑制することができる。これにより、高いＱ値を有するモノリシックインダクタ素子を形成することができ、高周波アナログ回路の消費電流を大幅に低減することもできる。
【発明を実施するための最良の形態】
【００４５】
以下に、本発明の実施形態について、図面を参照して説明する。但し、寸法、形状、材料等は、いずれも例示するものであって、発明の趣旨を逸脱しない範囲であれば適宜変更可能である。
【００４６】
（第１の実施形態）
図１（ａ）及び（ｂ）は、本実施形態にて例示する半導体装置５０が備えるモノリシックインダクタ素子の平面構成を模式的に示す図であり、図２は、半導体装置５０の断面構成を模式的に示す図である。図１（ａ）及び（ｂ）におけるII-II'線による断面が図２に含まれている。また、インダクタのIII-III'線による断面を拡大して図３に示している。尚、図２及び図３は、どちらも各層の厚さを強調して表現しており、強調の程度が異なる。図３の方が実際の形状（縦横の比率等）に近いとは言えるが、やはり正確に反映しているわけではない。
【００４７】
図２に示す通り、例示的な半導体装置５０は、半導体基板１を用いて形成されている。半導体基板１上には絶縁分離層となる絶縁膜２が形成され、その上に第１層間絶縁膜３が形成されている。絶縁膜２は、例えばＳｉＯ2 膜からなり、第１層間絶縁膜３は、例えばＳｉＯ2 膜からなっている。
【００４８】
第１層間絶縁膜３の上部に、インダクタ素子の引き出し配線となる金属配線層４が設けられている。金属配線層４は、第１層間絶縁膜３に設けられた溝の側面及び底面に設けられたバリアメタル膜４ａと、バリアメタル膜４ａを介して前記の溝を充填するＣｕ膜４ｂとを含む構造である。
【００４９】
第１層間絶縁膜３上及び金属配線層４上を覆うように、例えばＳｉＮ膜からなり、Ｃｕの拡散を防止するための第１バリア絶縁膜５が形成されている。該第１バリア絶縁膜５の上に、ＳｉＯ2 膜からなる第２層間絶縁膜６が形成されている。
【００５０】
第２層間絶縁膜６の上部に埋め込むように、インダクタ素子のコイル部の構成要素である第１インダクタ配線層７が形成されている。第１インダクタ配線層７は、バリアメタル膜７ａとＣｕ膜７ｂとを含む構造である。また、第１バリア絶縁膜５及び第２層間絶縁膜６を貫通し、金属配線層４と第１インダクタ配線層７を接続する金属ビア８が形成されている。
【００５１】
第２層間絶縁膜６上及び第１インダクタ配線層７上を覆うように、例えばＳｉＮ膜からなる第２バリア絶縁膜９が形成されている。第２バリア絶縁膜９は、第１インダクタ配線層７上に沿って延び且つ縦方向（第２バリア絶縁膜９の厚さ方向）に貫通する溝状接続孔１０を有している。
【００５２】
更に、第２バリア絶縁膜９を介して第１インダクタ配線層７の上方に、第１インダクタ配線層７に沿って延びる第２インダクタ配線層１１が形成されている。第２インダクタ配線層１１は、バリアメタル膜１１ａ及びＡｌＣｕ膜１１ｂを含む構造であり、溝状接続孔１０を埋め込むようにして第１インダクタ配線層７と接続されている。
【００５３】
また、第２インダクタ配線層１１の上面側に、第２インダクタ配線層１１の長さ方向に延びる溝状凹部１２が形成されている。
【００５４】
第２インダクタ配線層１１は、下面側において、溝状接続孔１０を埋め込む部分が凸形状となっていると共に、埋め面側において、溝状凹部１２を有しており、上面側及び下面側のいずれについても凹凸の有る構造になっている。上面側及び下面側の凹凸は、いずれも、第２インダクタ配線層１１が延びる方向（長さ方向）に沿って延びている。また、溝状凹部１２は、溝状接続孔１０の上方に配置されている。
【００５５】
以上のように、第１インダクタ配線層７と、第２インダクタ配線層１１とが並列され且つ溝状接続孔１０の部分において接続されて、インダクタ素子のコイル部分が構成されている。
【００５６】
次に、インダクタ素子を含む半導体装置５０の平面構成について、図１（ａ）及び（ｂ）を用いて説明する。
【００５７】
図１（ａ）は、第１インダクタ配線層７上に（第２バリア絶縁膜９を介して）積層された第２インダクタ配線層１１について示している。
【００５８】
第１インダクタ配線層７及び第２インダクタ配線層１１が積層され且つ同一のスパイラルパターンを形成している部分が、インダクタ素子のコイル部２１となっている。これに対し、コイル部２１の外部端子に接続されたコイル外部端子引き出し部２３は、第１インダクタ配線層７だけからなる。コイル外部端子引き出し部２３は、コイル部２１の外部において、集積回路端子（図示せず）と接続している。
【００５９】
スパイラルパターンの線幅は例えば５μｍ〜５０μｍ程度、線間隔は例えば３μｍ以上である。
【００６０】
また、第２インダクタ配線層１１の上面側に形成された溝状凹部１２が示されている。溝状凹部１２は複数本（この例では三本）、第２インダクタ配線層１１が延びる方向に沿って形成されている。また、溝状凹部１２の下方には、第２バリア絶縁膜９に形成された溝状接続孔１０が位置している。
【００６１】
次に、図１（ｂ）は、第１インダクタ配線層７と、第１インダクタ配線層７の下方に形成された金属配線層４とについて示している。金属配線層４は、インダクタ素子の内側端部に接続するための金属ビア８と共に、コイル外部端子引き出し部２３を構成している。コイル外部端子引き出し部２３は、第１インダクタ配線層７に対して下方を通って交差するようにコイル部２１の外まで電気的な引き出しを行ない、更に、集積回路端子（図示せず）と接続している。
【００６２】
半導体装置５０は、インダクタ素子を構成する部分の他にも最上層配線層３０を備え、これは、第１インダクタ配線層７と同様にバリアメタル膜３０ａ及びＣｕ膜３０ｂを含む構造である。また、最上層配線層３０に接続されたパッド電極３１も備えられ、これは第２インダクタ配線層１１と同様にバリアメタル膜３１ａとＡｌＣｕ膜３１ｂとを含む構造である。更に、引き出し配線としての金属配線層４の他に、集積回路を構成する他の金属配線層３２も備えられ、これは、金属配線層４と同様にバリアメタル膜３２ａとＣｕ膜３２ｂとを含む構造である。これらに関しても、図１（ａ）及び（ｂ）と図２に示している。
【００６３】
次に、インダクタ素子のコイル部２１の構造について、図３を用いて説明する。図３にも示す通り、インダクタ素子のコイル部２１は、第１インダクタ配線層７と、その上方に第２バリア絶縁膜９を介して形成された第２インダクタ配線層１１とを含む。第１インダクタ配線層７は、例えば、厚さ約２０ｎｍのバリアメタル膜７ａと厚さ約６００ｎｍのＣｕ膜７ｂとからなり、約４０ｍΩ／□のシート抵抗を有する。また、第２インダクタ配線層１１は、例えば、厚さ約１３０ｎｍのバリアメタル膜１１ａと厚さ約２．５μｍのＡｌＣｕ膜１１ｂとからなり、約１０ｍΩ／□のシート抵抗を有する。第２バリア絶縁膜９は、例えばＳｉＮ膜であり、厚さは約５００ｎｍである。
【００６４】
第２バリア絶縁膜９に設けられ、第１インダクタ配線層７と第２インダクタ配線層１１とを並列接続する溝状接続孔１０は、例えば幅が約３μｍ、間隔が約３μｍであり、スパイラルパターンの線幅に応じた本数が形成される。
【００６５】
半導体装置５０のインダクタ素子において、第１インダクタ配線層７と第２インダクタ配線層１１とからなる２層構造を有することにより、コイル部２１におけるシート抵抗は約８ｍΩ／□となっている。このため、本実施形態にて例示する半導体装置５０において、モノリシックインダクタ素子の直流抵抗は、図７及び図８に示す一層構造のインダクタ素子に比べて約五分の一に低減されている。更に、特許文献１に示された２層構造のインダクタ素子と比べても、直流抵抗は約三分の一である。このように直流抵抗を低くすることができることから、インダクタ素子のＱ値を増大することができる。
【００６６】
また、コイル部２１において、第２インダクタ配線層１１は、下面側において溝状接続孔１０の部分が凸形状（段差約５００ｎｍ）を有し、上面側において溝状凹部１２による凹形状（段差約５００ｎｍ）を有している。このように上下面に凹凸形状を有することにより、コイル部２１の表面積を増大することができる。例えば、特許文献１の場合に比べると表面積を約１０％増大することができる。また、溝状接続孔１０及び溝状凹部１２は共にコイル部２１に沿って延びているため、これらの部分の表面付近において、コイル部２１に沿って電流が流れることができる。これらのことから、表皮効果の発生する高周波動作時において、高周波抵抗を低減することができ、その結果としてＱ値を向上することができる。
【００６７】
また、第１インダクタ配線層７は、半導体装置５０における最上層配線層３０と同じ層に形成される。このため、インダクタ素子を半導体基板１から最大限まで離して形成することができる。例えば、Ｃｕ配線層を６層形成する場合、インダクタ素子と半導体基板との間の距離は、例示する半導体装置５０において約５μｍである。これに対し、例えば２層の配線層（最上層である第６層と、第５層）を並列接続している特許文献１の場合、前記の距離は約４μｍである。このことから、インダクタ素子と半導体基板との間に生じる寄生容量を低減し、Ｑ値を増大することができる。
【００６８】
尚、パッド電極３１と同じ層に形成する第２インダクタ配線層１１については、比較的自由に膜厚を設定し、コイル部２１の抵抗を低減するために利用できる。
【００６９】
以上のように、本実施形態に例示した半導体装置５０によると、モノリシックインダクタ素子において、直流抵抗、高周波抵抗及び寄生容量についていずれも大幅な低減が可能である。この結果、従来では一般に５未満程度であったＱ値を向上し、例えば１０以上とすることもできる。
【００７０】
尚、図４（ａ）に示すように、第２インダクタ配線層１１におけるＡｌＣｕ膜１１ｂ上に、ＡｌＣｕ膜よりも電気伝導率の大きな金属膜１３（金膜、銅膜等）を形成することにより、更に高周波抵抗を低減してＱ値を向上することもできる。
【００７１】
また、以上では、第２インダクタ配線層１１について、溝状接続孔１０を埋め込む下面側に凸の部分から、溝状凹部１２以外の上面側に凸の部分までが一体に形成されている場合を説明している。しかし、図４（ｂ）に示すように、上面側の凸部１１ｃ及び下面側の凸部ｄの一方又は両方が本体部１１ｅとは別に形成され、これら複数の部分とバリアメタル膜１１ａとから成る第２インダクタ配線層１１であっても構わない。
【００７２】
また、以上において、コイル部２１における第１インダクタ配線層７の全体の上に第２インダクタ配線層１１が形成されており、これは望ましい構成である。しかし、これに限定はされない。例えば、コイル部２１の外側端部又は内側端部付近において第２インダクタ配線層１１が形成されていない領域を有する等は考えられる。
【００７３】
また、溝状接続孔１０及び溝状凹部１２は、コイル部２１の全体に亘って連続して形成されており、これも望ましい構成である。しかし、これには限定されない。溝状接続孔１０、溝状凹部１２が部分的に途切れていたり、形成されていない領域が部分的に存在したりしたとしても一定の効果は発揮され、このような例も考えられる。
【００７４】
（第２の実施形態）
次に、第２の実施形態として、第１の実施形態にて例示した半導体装置５０の製造方法を説明する。図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）は、モノリシックインダクタ素子を含む半導体装置５０の製造工程を説明するための模式的な断面図である。
【００７５】
まず、図５（ａ）に示す工程を行なう。初めに、半導体基板１上に絶縁分離層となる絶縁膜２を形成し、その上に第１層間絶縁膜３を形成する。
【００７６】
その後、第１層間絶縁膜３の上部に埋め込むように、インダクタ素子に対する引き出し配線となる金属配線層４を形成する。このために、まず第１層間絶縁膜３に対して金属配線層４のパターンを有する引き出し配線溝を形成した後、該引き出し配線溝の底面及び側面に対して膜厚約２０ｎｍのＴａＮ膜をスパッタ法にて堆積してバリアメタル膜４ａとする。尚、バリアメタル膜４ａは、Ｃｕの拡散防止及び酸化防止を目的として形成される。
【００７７】
続いて、バリアメタル膜４ａ上に厚さ約１００ｎｍのＣｕ膜をスパッタ法にて堆積した後、該Ｃｕ膜上を含む第１層間絶縁膜３上の全面に、電界メッキ法によりＣｕ膜を堆積させる。更に、ＣＭＰ（Chemical Mechanical Polishing ）法により、引き出し配線溝からはみ出した不要な部分のＣｕ膜及びＴａＮ膜を研磨して除去する。このようにして、第１層間絶縁膜３の上部に形成した引き出し配線溝を埋め込むように、バリアメタル膜４ａとＣｕ膜４ｂとからなる金属配線層４が形成される。
【００７８】
尚、引き出し配線となる金属配線層４と同じ工程により、集積回路を構成する等の他の金属配線層３２も形成される。
【００７９】
次に、図５（ｂ）に示す工程を行なう。初めに、金属配線層４及び金属配線層３２上を含む第１層間絶縁膜３上を覆うように、第１バリア絶縁膜５を形成する。このためには、ＣＶＤ（Chemical Vapor Deposition ）法を用い、膜厚約２００ｎｍのＳｉＮ膜を堆積する。第１バリア絶縁膜５は、Ｃｕの拡散防止及び酸化防止のために設けられる。
【００８０】
続いて、第１バリア絶縁膜５上に、ＣＶＤ法によりＳｉＯ2 膜を形成した後、ＣＭＰ法による平坦化を行ない、第２層間絶縁膜６を形成する。
【００８１】
続いて、第２層間絶縁膜６の上部に、インダクタ素子のコイル部２１のスパイラルパターンを有するコイル部配線溝を形成する。更に、コイル部配線溝内の所定の領域に、金属ビア８を形成するためのビア開口を形成する。ビア開口は、第２層間絶縁膜６及び第１バリア絶縁膜５を貫通して金属配線層４に達する。
【００８２】
次に、コイル部配線溝及びビア開口の側面及び底面を覆うように、膜厚約２０ｎｍのＴａＮ膜をスパッタ法にて堆積し、バリアメタル膜７ａとする。これは、Ｃｕの拡散防止及び酸化防止のために形成する。更に、前記バリアメタル膜７ａ上に、膜厚約１００ｎｍのＣｕ膜をスパッタ法により堆積した後、該Ｃｕ膜上を含む第２層間絶縁膜６上の全面に、電界メッキ法によりＣｕ膜を堆積させる。その後、ＣＭＰ法により、コイル部配線溝からはみ出した不要な部分のＣｕ膜及びＴａＮ膜を研磨して除去する。このようにして、第２層間絶縁膜６の上部に形成したコイル部配線溝とビア開口とを埋め込むように、バリアメタル膜７ａとＣｕ膜７ｂとからなる第１インダクタ配線層７及び金属ビア８が形成される。
【００８３】
尚、インダクタ素子を構成する第１インダクタ配線層７と同じ工程により、集積回路を構成する多層配線のうちの最上層配線層３０（第１インダクタ配線層７以外の部分）も形成される。
【００８４】
次に、図６（ａ）に示す工程を行なう。まず、第１インダクタ配線層７及び最上層配線層３０上を含む第２層間絶縁膜６上の全面に、第２バリア絶縁膜としてＳｉＮ膜を形成する。これは、Ｃｕの拡散防止及び酸化防止を目的として、ＣＶＤ法により膜厚約５００ｎｍに堆積する。
【００８５】
続いて、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）技術を用い、第２バリア絶縁膜９に、第１インダクタ配線層７のＣｕ膜７ｂに達する溝状接続孔１０と、最上層配線層３０のＣｕ膜３０ｂに達する開口３３とを形成する。
【００８６】
次に、図６（ｂ）に示す工程を行なう。初めに、第２バリア絶縁膜９上、溝状接続孔１０内に、スパッタ法により膜厚約３０ｎｍのＴｉ膜を形成し、その上に膜厚約１００ｎｍのＴｉＮ膜を堆積し、バリアメタル膜１１ａとする。その後、スパッタ法により、バリアメタル膜１１ａ上に膜厚約２．５μｍのＡｌＣｕ膜１１ｂを堆積する。バリアメタル膜１１ａは、Ｃｕの拡散防止及び酸化防止のために形成される。
【００８７】
ここで、ＡｌＣｕ膜１１ｂ形成のためのスパッタは、比較的低温の条件、例えば約１００℃において行なう。このような低温スパッタを行なうと、溝状接続孔１０内にＡｌＣｕが充填されると共に、第２バリア絶縁膜９に対する溝状接続孔１０の凹み形状がＡｌＣｕ膜１１ｂ上に転写され、ＡｌＣｕ膜１１ｂの上面側に溝状凹部１２が形成される。これは、低温の条件であるためにＡｌＣｕのリフローが抑制されるためである。
【００８８】
このように、第２インダクタ配線層１１は、下面側において溝状接続孔１０を埋める部分を有すると共に、上面側に溝状凹部１２を有することにより、上面及び下面の両方に凹凸形状を備えることになる。これにより、インダクタ素子の表面積が増加し、高周波抵抗が低減される。
【００８９】
尚、一般のスパッタは、例えば２００℃程度の条件にて行なわれる。また、低温スパッタの温度について、前記では一例として約１００℃としたが、スパッタが可能であり且つリフローを抑制することのできる温度範囲であればよい。例えば、１００〜１５０℃程度の範囲である。
【００９０】
続いて、リソグラフィ技術及びＲＩＥ技術を用い、バリアメタル膜１１ａ及びＡｌＣｕ膜１１ｂを第１インダクタ配線層７に沿って延びるスパイラルパターンに形成し、第２インダクタ配線層１１とする。これにより、第１インダクタ配線層７上に、溝状接続孔１０の部分を通じて第２インダクタ配線層１１が並列接続されたインダクタ素子が形成される。
【００９１】
尚、第２インダクタ配線層１１と同時に、最上層配線層３０の所定の部分上に、開口３３を通じて最上層配線層３０と接続するパッド電極３１も形成される。
【００９２】
以上のようにして、２層の金属層（インダクタ配線層）を並列接続した積層構造のモノリシックインダクタ素子を含む半導体装置５０が形成される。
【００９３】
インダクタを構成する２層の金属層のうちの上側の層（第２インダクタ配線層１１）は、パッド電極３１の層を利用して形成するため、集積回路の配線形成に関するルールに制約されることなく厚膜化することができる。これによって、インダクタの直流抵抗を大きく低減することができる。また、パッド電極３１と同時に形成することにより、製造工程を増やすことなく製造することができる。
【００９４】
また、インダクタ素子を構成する２層の金属層のうちの下側の層（第１インダクタ配線層７）は、半導体基板１から最も離れた配線層である最上層配線層３０と同じ層を利用して形成する。このため、インダクタ素子と半導体基板１との距離を大きくして、寄生容量を低減することができる。また、従来に対して製造工程を増やすことなく製造することができる。
【００９５】
また、低温スパッタ法を用いてＡｌＣｕ膜１１ｂを形成することにより、溝状接続孔１０の凹形状を上に溝状凹部１２として転写することができる。このため、第２インダクタ配線層１１の上面側に凹凸形状を設けるために新たな工程を必要とすることはない。
【００９６】
このように、第１の実施形態にて説明した効果を有する半導体装置５０は、製造工程の増加を避けて製造することができる。
【００９７】
但し、第２インダクタ配線層１１の形成方法として他の方法を取っても良い。例えば、次のような方法も考えられる。
【００９８】
つまり、図６（ｂ）にいてバリアメタル膜１１ａを形成した後、通常のスパッタ法等によりＡｌＣｕ膜１１ｂを形成する。この際、ＡｌＣｕ膜１１ｂの上面は平坦になっても良い。次に、フォトリソグラフィ技術及びＲＩＥ技術を用い、ＡｌＣｕ膜１１ｂの上部をエッチングし、所定のパターンの溝状凹部１２を形成する。その後、更にフォトリソグラフィ技術及びＲＩＥ技術を用い、第１インダクタ配線層７のスパイラルパターンに沿って延びる形状にＡｌＣｕ膜１１ｂを形成し、バリアメタル膜１１ａと共に第２インダクタ配線層１１とする。
【００９９】
このような方法によると、製造工程は増加することになるが、溝状凹部１２の形状についての自由度が増す。つまり、溝状接続孔１０の深さ、幅、数等とは関わりなく溝状凹部１２を形成することができ、特に、溝状接続孔１０よりも深い溝状凹部１２を形成することもできる。このため、第２インダクタ配線層１１の表面積を更に増加することができ、高周波抵抗の低減に貢献する。
【０１００】
また、第２インダクタ配線層１１におけるＡｌＣｕ膜１１ｂ上に、ＡｌＣｕ膜１１ｂよりも伝導率を大きな金属膜（金膜、銅膜等）を形成する工程（図４（ａ）の構造を設ける工程）を更に備えていても良い。
【産業上の利用可能性】
【０１０１】
本開示の半導体装置及びその製造方法は、Ｑ値が高い（例えば１０以上）モノリシックインダクタ素子を備える半導体装置を実現し、高周波アナログ集積回路の高性能化にも有用である。
【図面の簡単な説明】
【０１０２】
【図１】図１（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置が備えるインダクタ素子の平面構成を説明する図である。
【図２】図２は、本発明の一実施形態に例示する半導体装置の要部断面を説明する図である。
【図３】図３は、本発明の一実施形態に例示する半導体装置におけるインダクタ素子の断面構造を説明する図である。
【図４】図４（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置におけるインダクタ素子の変形例の断面構造を説明する図である。
【図５】図５（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置の製造工程を説明するための図である。
【図６】図６（ａ）及び（ｂ）は、図５（ｂ）に続き、本発明の一実施形態に例示する半導体装置の製造工程を説明するための図である。
【図７】図７は、従来の半導体装置におけるインダクタ素子の平面構成を示す図である。
【図８】図８は、従来の半導体装置の断面を示す図である。
【符号の説明】
【０１０３】
１ 半導体基板
２ 絶縁膜
３ 第１層間絶縁膜
４ 金属配線層
４ａ バリアメタル膜
４ｂ Ｃｕ膜
５ 第１バリア絶縁膜
６ 第２層間絶縁膜
７ 第１インダクタ配線層
７ａ バリアメタル膜
７ｂ Ｃｕ膜
８ 金属ビア
９ 第２バリア絶縁膜
１０ 溝状接続孔
１１ 第２インダクタ配線層
１１ａ バリアメタル膜
１１ｂ ＡｌＣｕ膜
１２ 溝状凹部
２１ コイル部
２３ コイル外部端子引き出し部
３０ 最上層配線層
３０ａ バリアメタル膜
３０ｂ Ｃｕ層
３１ パッド電極
３１ａ バリアメタル膜
３１ｂ ＡｌＣｕ膜
３２ 金属配線層
３２ａ バリアメタル膜
３２ｂ Ｃｕ膜
３３ 開口
５０ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、インダクタ素子を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体製造プロセスによって製造されるモノリシックインダクタ素子が、移動体通信分野等における高周波アナログ集積回路、特に、ＶＣＯ（Voltage Controlled Oscillator）回路のような高周波共振回路に用いられている。インダクタ素子は、ＶＣＯ回路の消費電流、ノイズ等の性能を決定する重要な素子であり、モノリシックインダクタ素子においても高性能（高Ｑ値）が求められている。
【０００３】
図７及び図８は、半導体製造プロセスにより製造された、従来のモノリシックインダクタ素子の平面構造及び断面構造を示す図である。
【０００４】
図７に示すように、半導体製造プロセスによって製造された金属配線層１０７（一般には多層金属配線層の最上金属配線層）がスパイラルパターンに形成され、インダクタ素子のコイル部を構成している。
【０００５】
また、金属配線層１０７のスパイラル内部側端に対し、金属配線層１０７よりも下層に設けられた金属配線層１０４がビア１０８を介して電気的に接続されている。更に、金属配線層１０４は、金属配線層１０７の下方を通って交差するようにスパイラル領域（スパイラルパターンの形成された領域）の外部に引き出され、回路端子（図示せず）と接続されている。この一方、金属配線層１０７のスパイラル外部側端は、金属配線層１０７が延長されることによりスパイラル領域の外側に引き出され、他の回路端子（図示せず）と接続されている。
【０００６】
図８は、図７におけるVIII-VIII'線による断面図である。ここに示される通り、半導体基板１０１上に、絶縁分離層となる絶縁膜１０２、更にその上に第１の層間絶縁膜１０３が形成されている。第１の層間絶縁膜１０３の上部に埋め込まれるように、金属配線層１０４が形成されている。
【０００７】
第１の層間絶縁膜１０３及び金属配線層１０４上を覆うように、第１のバリア絶縁膜１０５が形成され、更にその上に、第２の層間絶縁膜１０６が形成されている。第２の層間絶縁膜１０６の上部に埋め込まれるように金属配線層１０７が形成されている。また、図７に示した通り、金属配線層１０７のスパイラル内部側端の下方に金属配線層１０４の端部が位置している。この部分において、バリア絶縁膜１０５と第２の層間絶縁膜１０６とを貫通し、金属配線層１０４と金属配線層１０７とを電気的に接続するビア１０８が設けられている。
【０００８】
尚、装置において、インダクタ素子を構成するスパイラルパターンの他にも最上層金属配線は設けられている。図８において、このような配線を金属配線層１１０として示している。また、金属配線層１０７及び金属配線層１１０と、第２の層間絶縁膜１０６とを覆うように、他のバリア絶縁膜１０９が形成されている。
【０００９】
尚、特許文献１には、従来のモノリシックインダクタ素子においては一層の金属配線層により構成されていたコイル部について、２層の金属配線層を並列接続した構成が開示されている。これにより、配線抵抗（直流抵抗）を低減することができ、Ｑ値が向上すると説明されている。
【特許文献１】特許第２９８６０８１号
【特許文献２】特開２００３−２０９１８３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
インダクタ素子のＱ値を向上するためには、インダクタ素子を形成する金属配線についての配線抵抗（直流抵抗）を低減し、更に、高周波動作における配線抵抗（高周波抵抗）を低減すること、インダクタ素子と半導体基板との間に発生する寄生容量を低減することが重要である。
【００１１】
図７及び図８に示す従来のモノリシックインダクタ素子では、特許文献１にも記載されている通り、直流抵抗が高い。
【００１２】
また、インダクタが高周波動作する際には、インダクタ素子に流れる電流が金属配線層の表面部に集中する効果が発生し、これは表皮効果と呼ばれる。このため、インダクタ素子の高周波抵抗は、配線の表面積によって大きな影響を受ける。従来のモノリシックインダクタ素子では、金属配線層の表面積が小さいことから、高周波抵抗も高くなっている。
【００１３】
また、配線抵抗（直流抵抗）を小さくするために、インダクタ素子のスパイラルパターンを、最上層金属配線層とその下層の金属配線層とを並列接続した構造としている特許文献１の例では、該金属配線層と半導体基板との距離が小さくなっており、これは寄生容量が増大する一因となる。
【００１４】
以上のようなことから、従来のモノリシックインダクタ素子において、比較的低いＱ値（例えば、５未満）しか得られていない。このため、より高いＱ値の得られるモノリシックインダクタ素子を実現することが課題となっている。
【００１５】
以上に鑑み、本発明は、直流抵抗及び高周波抵抗が共に小さく、より高いＱ値が得られるモノリシックインダクタ素子を備える半導体装置と、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板と、半導体基板上に設けられた層間絶縁膜と、層間絶縁膜の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層と、層間絶縁膜上及び第１インダクタ配線層上を覆うように設けられ、第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を有するバリア絶縁膜と、バリア絶縁膜上に、第１インダクタ配線層に沿って延びるように形成されると共に、溝状接続孔を埋め込んで第１インダクタ配線層に電気的に接続された第２インダクタ配線層とを備え、第２インダクタ配線層は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部を有する。
【００１７】
このような半導体装置によると、以下に説明する通り、半導体基板との間の寄生容量増加を抑制しながら、モノリシックインダクタ素子の直流抵抗及び高周波抵抗を共に低減することができる。
【００１８】
まず、前記半導体装置が有するインダクタは、スパイラルパターンを有する第１インダクタ配線層と第２インダクタ配線層とが並列されていることにより、従来構造に比べて大幅に低減された直流抵抗を有する。
【００１９】
これと共に、第２インダクタ配線層が溝状接続孔を埋め込んでおり且つ上面側に溝状凹部を備えることにより、第２インダクタ配線層は上面側及び下面側に共に凹凸形状を有する。これによりインダクタの表面積を増加させることがき、表皮効果の発生する高周波動作時に電流の流れる部分が増加することから高周波抵抗についても大幅に低減される。
【００２０】
これらのことから、インダクタのＱ値を向上し、例えば１０以上とすることができる。
【００２１】
尚、第１インダクタ配線層よりも下方に形成され、第１インダクタ配線層の内側端部に対し少なくとも一つの金属ビアを介して電気的に接続された配線層を備え、配線層は、スパイラルパターンの外側にまで引き出されていることが好ましい。
【００２２】
これにより、インダクタの内側端部からの電気的な引き出しを行なうことができる。
【００２３】
また、溝状凹部は、溝状接続孔の上方に位置していてもよい。このような構造は、後に述べる製造方法に適している。
【００２４】
また、溝状接続孔及び溝状凹部は、それぞれ複数設けられていることが好ましい。
【００２５】
このようにすると、インダクタの表面積をより大きくすることができ、高周波抵抗の低減に有利である。
【００２６】
また、第２インダクタ配線層の厚さは、第１インダクタ配線層の厚さよりも大きく、且つ、溝状接続孔の幅よりも小さいことが好ましい。
【００２７】
第２インダクタ配線層を厚くすると、インダクタの抵抗（特に直流抵抗）を低減することができる。これは、インダクタのＱ値向上に有利である。また、第２インダクタ配線層の厚さを溝状接続孔の幅よりも小さくすることにより、溝状凹部の形成を容易にすることができる。
【００２８】
また、層間絶縁膜上部に埋め込むように形成され、第１インダクタ配線層と同じ材料からなる最上層配線層と、バリア絶縁膜上に形成され、第２インダクタ配線層と同じ材料からなるパッド電極とを備えることが好ましい。
【００２９】
つまり、最上層配線層を形成している層を利用して第１インダクタ配線層が形成され、パッド電極を形成している層を利用して第２インダクタ配線層が形成されているのが良い。このようにすると、インダクタと半導体基板との間の距離が短くなるのを避けながら、複数層からなるインダクタを実現することができる。これらのことは、インダクタ抵抗の低減と寄生容量の低減とに有利である。
【００３０】
また、第１インダクタ配線層は、Ｃｕ膜を含み、第２インダクタ配線層は、Ａｌ膜又はＡｌＣｕ膜を含むことが好ましい。
【００３１】
それぞれの材料の例として、このようなものを挙げることができる。特に、最上層配線層及びパッド電極を設ける場合には、このような材料を用いるのが良い。
【００３２】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上部に埋め込むように、スパイラルパターンを有する第１インダクタ配線層を形成する工程（ｂ）と、層間絶縁膜上及び第１インダクタ配線層上を覆うバリア絶縁膜を形成する工程（ｃ）と、バリア絶縁膜に、第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を形成する工程（ｄ）と、バリア絶縁膜上に、第１インダクタ配線層に沿って延びると共に、溝状接続孔を埋め込んで第１インダクタ配線層に電気的に接続する第２インダクタ配線層を形成する工程（ｅ）とを備え、工程（ｅ）において、第２インダクタ配線層の長さ方向に延びるように上面側に少なくとも一つの溝状凹部を設ける。
【００３３】
このような半導体装置の製造方法によると、先に説明した半導体装置を製造することができる。
【００３４】
尚、工程（ｅ）において、溝状接続孔内及びバリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を低温スパッタ法により堆積した後、該膜を所定のパターンに形成する工程を含むことが好ましい。
【００３５】
低温スパッタ法を用いると、溝状接続孔上方においてＡｌ又はＡｌＣｕからなる膜の上面に生じる凹み形状がリフローによって失われるのを抑制することができる。これにより、第２インダクタ配線層の上面側において溝状凹部を容易に形成することができる。ここで、低温スパッタ法とは、一般的なスパッタ法が例えば２００℃程度にて行なわれるのに対し、これよりも低い温度（例えば１００℃程度）にて行なうスパッタ法である。
【００３６】
また、低温スパッタ法は、１００℃以上で且つ１５０℃以下の温度にて行なうことが好ましい。
【００３７】
一般的なスパッタ法よりも低い温度範囲の具体例としてこのような温度範囲とすると、溝状凹部を容易に形成することができる。
【００３８】
また、工程（ｅ）は、溝状接続孔内及びバリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を形成した後、所定領域の膜の上部をエッチング除去して溝状凹部を形成する工程を含むことが好ましい。
【００３９】
このようにすると、溝状接続孔の深さ等とは関係なく溝状凹部を形成することができる。そのため、例えばより深い溝状凹部とすることにより、更にインダクタ素子の表面積を増加し、高周波抵抗の低減に貢献することができる。
【００４０】
また、工程（ｂ）において、層間絶縁膜の上部に埋め込むように第１インダクタ配線層と同じ材料からなる最上層配線層を形成し、工程（ｅ）において、バリア絶縁膜上に、第２インダクタ配線層と同じ材料からなるパッド電極を形成することが好ましい。
【００４１】
このようにすると、最上層配線層と同時に第１インダクタ配線層を形成すると共に、パッド電極と同時に第２インダクタ配線層を形成することができる。よって、新たな工程を追加することは不要であり、製造の工数及びコストの増加を抑制することができる。
【００４２】
また、工程（ａ）よりも前に、半導体基板上に他の層間絶縁膜及びその上部に埋め込まれた配線層を形成する工程と、層間絶縁膜中に、配線層と第１インダクタ配線層とを電気的に接続するための少なくとも一つの金属ビアを形成する工程とを備え、配線層は、スパイラルパターンの外側にまで引き出されていることが好ましい。
【００４３】
このようにすると、インダクタの内側端部からの電気的な引き出しを行なう配線層を設けることができる。
【発明の効果】
【００４４】
本発明の半導体装置及びその製造方法によると、インダクタの直流抵抗及び高周波抵抗を共に低減すると共に、インダクタと半導体基板との間の寄生容量を抑制することができる。これにより、高いＱ値を有するモノリシックインダクタ素子を形成することができ、高周波アナログ回路の消費電流を大幅に低減することもできる。
【発明を実施するための最良の形態】
【００４５】
以下に、本発明の実施形態について、図面を参照して説明する。但し、寸法、形状、材料等は、いずれも例示するものであって、発明の趣旨を逸脱しない範囲であれば適宜変更可能である。
【００４６】
（第１の実施形態）
図１（ａ）及び（ｂ）は、本実施形態にて例示する半導体装置５０が備えるモノリシックインダクタ素子の平面構成を模式的に示す図であり、図２は、半導体装置５０の断面構成を模式的に示す図である。図１（ａ）及び（ｂ）におけるII-II'線による断面が図２に含まれている。また、インダクタのIII-III'線による断面を拡大して図３に示している。尚、図２及び図３は、どちらも各層の厚さを強調して表現しており、強調の程度が異なる。図３の方が実際の形状（縦横の比率等）に近いとは言えるが、やはり正確に反映しているわけではない。
【００４７】
図２に示す通り、例示的な半導体装置５０は、半導体基板１を用いて形成されている。半導体基板１上には絶縁分離層となる絶縁膜２が形成され、その上に第１層間絶縁膜３が形成されている。絶縁膜２は、例えばＳｉＯ2 膜からなり、第１層間絶縁膜３は、例えばＳｉＯ2 膜からなっている。
【００４８】
第１層間絶縁膜３の上部に、インダクタ素子の引き出し配線となる金属配線層４が設けられている。金属配線層４は、第１層間絶縁膜３に設けられた溝の側面及び底面に設けられたバリアメタル膜４ａと、バリアメタル膜４ａを介して前記の溝を充填するＣｕ膜４ｂとを含む構造である。
【００４９】
第１層間絶縁膜３上及び金属配線層４上を覆うように、例えばＳｉＮ膜からなり、Ｃｕの拡散を防止するための第１バリア絶縁膜５が形成されている。該第１バリア絶縁膜５の上に、ＳｉＯ2 膜からなる第２層間絶縁膜６が形成されている。
【００５０】
第２層間絶縁膜６の上部に埋め込むように、インダクタ素子のコイル部の構成要素である第１インダクタ配線層７が形成されている。第１インダクタ配線層７は、バリアメタル膜７ａとＣｕ膜７ｂとを含む構造である。また、第１バリア絶縁膜５及び第２層間絶縁膜６を貫通し、金属配線層４と第１インダクタ配線層７を接続する金属ビア８が形成されている。
【００５１】
第２層間絶縁膜６上及び第１インダクタ配線層７上を覆うように、例えばＳｉＮ膜からなる第２バリア絶縁膜９が形成されている。第２バリア絶縁膜９は、第１インダクタ配線層７上に沿って延び且つ縦方向（第２バリア絶縁膜９の厚さ方向）に貫通する溝状接続孔１０を有している。
【００５２】
更に、第２バリア絶縁膜９を介して第１インダクタ配線層７の上方に、第１インダクタ配線層７に沿って延びる第２インダクタ配線層１１が形成されている。第２インダクタ配線層１１は、バリアメタル膜１１ａ及びＡｌＣｕ膜１１ｂを含む構造であり、溝状接続孔１０を埋め込むようにして第１インダクタ配線層７と接続されている。
【００５３】
また、第２インダクタ配線層１１の上面側に、第２インダクタ配線層１１の長さ方向に延びる溝状凹部１２が形成されている。
【００５４】
第２インダクタ配線層１１は、下面側において、溝状接続孔１０を埋め込む部分が凸形状となっていると共に、埋め面側において、溝状凹部１２を有しており、上面側及び下面側のいずれについても凹凸の有る構造になっている。上面側及び下面側の凹凸は、いずれも、第２インダクタ配線層１１が延びる方向（長さ方向）に沿って延びている。また、溝状凹部１２は、溝状接続孔１０の上方に配置されている。
【００５５】
以上のように、第１インダクタ配線層７と、第２インダクタ配線層１１とが並列され且つ溝状接続孔１０の部分において接続されて、インダクタ素子のコイル部分が構成されている。
【００５６】
次に、インダクタ素子を含む半導体装置５０の平面構成について、図１（ａ）及び（ｂ）を用いて説明する。
【００５７】
図１（ａ）は、第１インダクタ配線層７上に（第２バリア絶縁膜９を介して）積層された第２インダクタ配線層１１について示している。
【００５８】
第１インダクタ配線層７及び第２インダクタ配線層１１が積層され且つ同一のスパイラルパターンを形成している部分が、インダクタ素子のコイル部２１となっている。これに対し、コイル部２１の外部端子に接続されたコイル外部端子引き出し部２３は、第１インダクタ配線層７だけからなる。コイル外部端子引き出し部２３は、コイル部２１の外部において、集積回路端子（図示せず）と接続している。
【００５９】
スパイラルパターンの線幅は例えば５μｍ〜５０μｍ程度、線間隔は例えば３μｍ以上である。
【００６０】
また、第２インダクタ配線層１１の上面側に形成された溝状凹部１２が示されている。溝状凹部１２は複数本（この例では三本）、第２インダクタ配線層１１が延びる方向に沿って形成されている。また、溝状凹部１２の下方には、第２バリア絶縁膜９に形成された溝状接続孔１０が位置している。
【００６１】
次に、図１（ｂ）は、第１インダクタ配線層７と、第１インダクタ配線層７の下方に形成された金属配線層４とについて示している。金属配線層４は、インダクタ素子の内側端部に接続するための金属ビア８と共に、コイル外部端子引き出し部２３を構成している。コイル外部端子引き出し部２３は、第１インダクタ配線層７に対して下方を通って交差するようにコイル部２１の外まで電気的な引き出しを行ない、更に、集積回路端子（図示せず）と接続している。
【００６２】
半導体装置５０は、インダクタ素子を構成する部分の他にも最上層配線層３０を備え、これは、第１インダクタ配線層７と同様にバリアメタル膜３０ａ及びＣｕ膜３０ｂを含む構造である。また、最上層配線層３０に接続されたパッド電極３１も備えられ、これは第２インダクタ配線層１１と同様にバリアメタル膜３１ａとＡｌＣｕ膜３１ｂとを含む構造である。更に、引き出し配線としての金属配線層４の他に、集積回路を構成する他の金属配線層３２も備えられ、これは、金属配線層４と同様にバリアメタル膜３２ａとＣｕ膜３２ｂとを含む構造である。これらに関しても、図１（ａ）及び（ｂ）と図２に示している。
【００６３】
次に、インダクタ素子のコイル部２１の構造について、図３を用いて説明する。図３にも示す通り、インダクタ素子のコイル部２１は、第１インダクタ配線層７と、その上方に第２バリア絶縁膜９を介して形成された第２インダクタ配線層１１とを含む。第１インダクタ配線層７は、例えば、厚さ約２０ｎｍのバリアメタル膜７ａと厚さ約６００ｎｍのＣｕ膜７ｂとからなり、約４０ｍΩ／□のシート抵抗を有する。また、第２インダクタ配線層１１は、例えば、厚さ約１３０ｎｍのバリアメタル膜１１ａと厚さ約２．５μｍのＡｌＣｕ膜１１ｂとからなり、約１０ｍΩ／□のシート抵抗を有する。第２バリア絶縁膜９は、例えばＳｉＮ膜であり、厚さは約５００ｎｍである。
【００６４】
第２バリア絶縁膜９に設けられ、第１インダクタ配線層７と第２インダクタ配線層１１とを並列接続する溝状接続孔１０は、例えば幅が約３μｍ、間隔が約３μｍであり、スパイラルパターンの線幅に応じた本数が形成される。
【００６５】
半導体装置５０のインダクタ素子において、第１インダクタ配線層７と第２インダクタ配線層１１とからなる２層構造を有することにより、コイル部２１におけるシート抵抗は約８ｍΩ／□となっている。このため、本実施形態にて例示する半導体装置５０において、モノリシックインダクタ素子の直流抵抗は、図７及び図８に示す一層構造のインダクタ素子に比べて約五分の一に低減されている。更に、特許文献１に示された２層構造のインダクタ素子と比べても、直流抵抗は約三分の一である。このように直流抵抗を低くすることができることから、インダクタ素子のＱ値を増大することができる。
【００６６】
また、コイル部２１において、第２インダクタ配線層１１は、下面側において溝状接続孔１０の部分が凸形状（段差約５００ｎｍ）を有し、上面側において溝状凹部１２による凹形状（段差約５００ｎｍ）を有している。このように上下面に凹凸形状を有することにより、コイル部２１の表面積を増大することができる。例えば、特許文献１の場合に比べると表面積を約１０％増大することができる。また、溝状接続孔１０及び溝状凹部１２は共にコイル部２１に沿って延びているため、これらの部分の表面付近において、コイル部２１に沿って電流が流れることができる。これらのことから、表皮効果の発生する高周波動作時において、高周波抵抗を低減することができ、その結果としてＱ値を向上することができる。
【００６７】
また、第１インダクタ配線層７は、半導体装置５０における最上層配線層３０と同じ層に形成される。このため、インダクタ素子を半導体基板１から最大限まで離して形成することができる。例えば、Ｃｕ配線層を６層形成する場合、インダクタ素子と半導体基板との間の距離は、例示する半導体装置５０において約５μｍである。これに対し、例えば２層の配線層（最上層である第６層と、第５層）を並列接続している特許文献１の場合、前記の距離は約４μｍである。このことから、インダクタ素子と半導体基板との間に生じる寄生容量を低減し、Ｑ値を増大することができる。
【００６８】
尚、パッド電極３１と同じ層に形成する第２インダクタ配線層１１については、比較的自由に膜厚を設定し、コイル部２１の抵抗を低減するために利用できる。
【００６９】
以上のように、本実施形態に例示した半導体装置５０によると、モノリシックインダクタ素子において、直流抵抗、高周波抵抗及び寄生容量についていずれも大幅な低減が可能である。この結果、従来では一般に５未満程度であったＱ値を向上し、例えば１０以上とすることもできる。
【００７０】
尚、図４（ａ）に示すように、第２インダクタ配線層１１におけるＡｌＣｕ膜１１ｂ上に、ＡｌＣｕ膜よりも電気伝導率の大きな金属膜１３（金膜、銅膜等）を形成することにより、更に高周波抵抗を低減してＱ値を向上することもできる。
【００７１】
また、以上では、第２インダクタ配線層１１について、溝状接続孔１０を埋め込む下面側に凸の部分から、溝状凹部１２以外の上面側に凸の部分までが一体に形成されている場合を説明している。しかし、図４（ｂ）に示すように、上面側の凸部１１ｃ及び下面側の凸部ｄの一方又は両方が本体部１１ｅとは別に形成され、これら複数の部分とバリアメタル膜１１ａとから成る第２インダクタ配線層１１であっても構わない。
【００７２】
また、以上において、コイル部２１における第１インダクタ配線層７の全体の上に第２インダクタ配線層１１が形成されており、これは望ましい構成である。しかし、これに限定はされない。例えば、コイル部２１の外側端部又は内側端部付近において第２インダクタ配線層１１が形成されていない領域を有する等は考えられる。
【００７３】
また、溝状接続孔１０及び溝状凹部１２は、コイル部２１の全体に亘って連続して形成されており、これも望ましい構成である。しかし、これには限定されない。溝状接続孔１０、溝状凹部１２が部分的に途切れていたり、形成されていない領域が部分的に存在したりしたとしても一定の効果は発揮され、このような例も考えられる。
【００７４】
（第２の実施形態）
次に、第２の実施形態として、第１の実施形態にて例示した半導体装置５０の製造方法を説明する。図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）は、モノリシックインダクタ素子を含む半導体装置５０の製造工程を説明するための模式的な断面図である。
【００７５】
まず、図５（ａ）に示す工程を行なう。初めに、半導体基板１上に絶縁分離層となる絶縁膜２を形成し、その上に第１層間絶縁膜３を形成する。
【００７６】
その後、第１層間絶縁膜３の上部に埋め込むように、インダクタ素子に対する引き出し配線となる金属配線層４を形成する。このために、まず第１層間絶縁膜３に対して金属配線層４のパターンを有する引き出し配線溝を形成した後、該引き出し配線溝の底面及び側面に対して膜厚約２０ｎｍのＴａＮ膜をスパッタ法にて堆積してバリアメタル膜４ａとする。尚、バリアメタル膜４ａは、Ｃｕの拡散防止及び酸化防止を目的として形成される。
【００７７】
続いて、バリアメタル膜４ａ上に厚さ約１００ｎｍのＣｕ膜をスパッタ法にて堆積した後、該Ｃｕ膜上を含む第１層間絶縁膜３上の全面に、電界メッキ法によりＣｕ膜を堆積させる。更に、ＣＭＰ（Chemical Mechanical Polishing ）法により、引き出し配線溝からはみ出した不要な部分のＣｕ膜及びＴａＮ膜を研磨して除去する。このようにして、第１層間絶縁膜３の上部に形成した引き出し配線溝を埋め込むように、バリアメタル膜４ａとＣｕ膜４ｂとからなる金属配線層４が形成される。
【００７８】
尚、引き出し配線となる金属配線層４と同じ工程により、集積回路を構成する等の他の金属配線層３２も形成される。
【００７９】
次に、図５（ｂ）に示す工程を行なう。初めに、金属配線層４及び金属配線層３２上を含む第１層間絶縁膜３上を覆うように、第１バリア絶縁膜５を形成する。このためには、ＣＶＤ（Chemical Vapor Deposition ）法を用い、膜厚約２００ｎｍのＳｉＮ膜を堆積する。第１バリア絶縁膜５は、Ｃｕの拡散防止及び酸化防止のために設けられる。
【００８０】
続いて、第１バリア絶縁膜５上に、ＣＶＤ法によりＳｉＯ2 膜を形成した後、ＣＭＰ法による平坦化を行ない、第２層間絶縁膜６を形成する。
【００８１】
続いて、第２層間絶縁膜６の上部に、インダクタ素子のコイル部２１のスパイラルパターンを有するコイル部配線溝を形成する。更に、コイル部配線溝内の所定の領域に、金属ビア８を形成するためのビア開口を形成する。ビア開口は、第２層間絶縁膜６及び第１バリア絶縁膜５を貫通して金属配線層４に達する。
【００８２】
次に、コイル部配線溝及びビア開口の側面及び底面を覆うように、膜厚約２０ｎｍのＴａＮ膜をスパッタ法にて堆積し、バリアメタル膜７ａとする。これは、Ｃｕの拡散防止及び酸化防止のために形成する。更に、前記バリアメタル膜７ａ上に、膜厚約１００ｎｍのＣｕ膜をスパッタ法により堆積した後、該Ｃｕ膜上を含む第２層間絶縁膜６上の全面に、電界メッキ法によりＣｕ膜を堆積させる。その後、ＣＭＰ法により、コイル部配線溝からはみ出した不要な部分のＣｕ膜及びＴａＮ膜を研磨して除去する。このようにして、第２層間絶縁膜６の上部に形成したコイル部配線溝とビア開口とを埋め込むように、バリアメタル膜７ａとＣｕ膜７ｂとからなる第１インダクタ配線層７及び金属ビア８が形成される。
【００８３】
尚、インダクタ素子を構成する第１インダクタ配線層７と同じ工程により、集積回路を構成する多層配線のうちの最上層配線層３０（第１インダクタ配線層７以外の部分）も形成される。
【００８４】
次に、図６（ａ）に示す工程を行なう。まず、第１インダクタ配線層７及び最上層配線層３０上を含む第２層間絶縁膜６上の全面に、第２バリア絶縁膜としてＳｉＮ膜を形成する。これは、Ｃｕの拡散防止及び酸化防止を目的として、ＣＶＤ法により膜厚約５００ｎｍに堆積する。
【００８５】
続いて、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）技術を用い、第２バリア絶縁膜９に、第１インダクタ配線層７のＣｕ膜７ｂに達する溝状接続孔１０と、最上層配線層３０のＣｕ膜３０ｂに達する開口３３とを形成する。
【００８６】
次に、図６（ｂ）に示す工程を行なう。初めに、第２バリア絶縁膜９上、溝状接続孔１０内に、スパッタ法により膜厚約３０ｎｍのＴｉ膜を形成し、その上に膜厚約１００ｎｍのＴｉＮ膜を堆積し、バリアメタル膜１１ａとする。その後、スパッタ法により、バリアメタル膜１１ａ上に膜厚約２．５μｍのＡｌＣｕ膜１１ｂを堆積する。バリアメタル膜１１ａは、Ｃｕの拡散防止及び酸化防止のために形成される。
【００８７】
ここで、ＡｌＣｕ膜１１ｂ形成のためのスパッタは、比較的低温の条件、例えば約１００℃において行なう。このような低温スパッタを行なうと、溝状接続孔１０内にＡｌＣｕが充填されると共に、第２バリア絶縁膜９に対する溝状接続孔１０の凹み形状がＡｌＣｕ膜１１ｂ上に転写され、ＡｌＣｕ膜１１ｂの上面側に溝状凹部１２が形成される。これは、低温の条件であるためにＡｌＣｕのリフローが抑制されるためである。
【００８８】
このように、第２インダクタ配線層１１は、下面側において溝状接続孔１０を埋める部分を有すると共に、上面側に溝状凹部１２を有することにより、上面及び下面の両方に凹凸形状を備えることになる。これにより、インダクタ素子の表面積が増加し、高周波抵抗が低減される。
【００８９】
尚、一般のスパッタは、例えば２００℃程度の条件にて行なわれる。また、低温スパッタの温度について、前記では一例として約１００℃としたが、スパッタが可能であり且つリフローを抑制することのできる温度範囲であればよい。例えば、１００〜１５０℃程度の範囲である。
【００９０】
続いて、リソグラフィ技術及びＲＩＥ技術を用い、バリアメタル膜１１ａ及びＡｌＣｕ膜１１ｂを第１インダクタ配線層７に沿って延びるスパイラルパターンに形成し、第２インダクタ配線層１１とする。これにより、第１インダクタ配線層７上に、溝状接続孔１０の部分を通じて第２インダクタ配線層１１が並列接続されたインダクタ素子が形成される。
【００９１】
尚、第２インダクタ配線層１１と同時に、最上層配線層３０の所定の部分上に、開口３３を通じて最上層配線層３０と接続するパッド電極３１も形成される。
【００９２】
以上のようにして、２層の金属層（インダクタ配線層）を並列接続した積層構造のモノリシックインダクタ素子を含む半導体装置５０が形成される。
【００９３】
インダクタを構成する２層の金属層のうちの上側の層（第２インダクタ配線層１１）は、パッド電極３１の層を利用して形成するため、集積回路の配線形成に関するルールに制約されることなく厚膜化することができる。これによって、インダクタの直流抵抗を大きく低減することができる。また、パッド電極３１と同時に形成することにより、製造工程を増やすことなく製造することができる。
【００９４】
また、インダクタ素子を構成する２層の金属層のうちの下側の層（第１インダクタ配線層７）は、半導体基板１から最も離れた配線層である最上層配線層３０と同じ層を利用して形成する。このため、インダクタ素子と半導体基板１との距離を大きくして、寄生容量を低減することができる。また、従来に対して製造工程を増やすことなく製造することができる。
【００９５】
また、低温スパッタ法を用いてＡｌＣｕ膜１１ｂを形成することにより、溝状接続孔１０の凹形状を上に溝状凹部１２として転写することができる。このため、第２インダクタ配線層１１の上面側に凹凸形状を設けるために新たな工程を必要とすることはない。
【００９６】
このように、第１の実施形態にて説明した効果を有する半導体装置５０は、製造工程の増加を避けて製造することができる。
【００９７】
但し、第２インダクタ配線層１１の形成方法として他の方法を取っても良い。例えば、次のような方法も考えられる。
【００９８】
つまり、図６（ｂ）にいてバリアメタル膜１１ａを形成した後、通常のスパッタ法等によりＡｌＣｕ膜１１ｂを形成する。この際、ＡｌＣｕ膜１１ｂの上面は平坦になっても良い。次に、フォトリソグラフィ技術及びＲＩＥ技術を用い、ＡｌＣｕ膜１１ｂの上部をエッチングし、所定のパターンの溝状凹部１２を形成する。その後、更にフォトリソグラフィ技術及びＲＩＥ技術を用い、第１インダクタ配線層７のスパイラルパターンに沿って延びる形状にＡｌＣｕ膜１１ｂを形成し、バリアメタル膜１１ａと共に第２インダクタ配線層１１とする。
【００９９】
このような方法によると、製造工程は増加することになるが、溝状凹部１２の形状についての自由度が増す。つまり、溝状接続孔１０の深さ、幅、数等とは関わりなく溝状凹部１２を形成することができ、特に、溝状接続孔１０よりも深い溝状凹部１２を形成することもできる。このため、第２インダクタ配線層１１の表面積を更に増加することができ、高周波抵抗の低減に貢献する。
【０１００】
また、第２インダクタ配線層１１におけるＡｌＣｕ膜１１ｂ上に、ＡｌＣｕ膜１１ｂよりも伝導率を大きな金属膜（金膜、銅膜等）を形成する工程（図４（ａ）の構造を設ける工程）を更に備えていても良い。
【産業上の利用可能性】
【０１０１】
本開示の半導体装置及びその製造方法は、Ｑ値が高い（例えば１０以上）モノリシックインダクタ素子を備える半導体装置を実現し、高周波アナログ集積回路の高性能化にも有用である。
【図面の簡単な説明】
【０１０２】
【図１】図１（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置が備えるインダクタ素子の平面構成を説明する図である。
【図２】図２は、本発明の一実施形態に例示する半導体装置の要部断面を説明する図である。
【図３】図３は、本発明の一実施形態に例示する半導体装置におけるインダクタ素子の断面構造を説明する図である。
【図４】図４（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置におけるインダクタ素子の変形例の断面構造を説明する図である。
【図５】図５（ａ）及び（ｂ）は、本発明の一実施形態に例示する半導体装置の製造工程を説明するための図である。
【図６】図６（ａ）及び（ｂ）は、図５（ｂ）に続き、本発明の一実施形態に例示する半導体装置の製造工程を説明するための図である。
【図７】図７は、従来の半導体装置におけるインダクタ素子の平面構成を示す図である。
【図８】図８は、従来の半導体装置の断面を示す図である。
【符号の説明】
【０１０３】
１ 半導体基板
２ 絶縁膜
３ 第１層間絶縁膜
４ 金属配線層
４ａ バリアメタル膜
４ｂ Ｃｕ膜
５ 第１バリア絶縁膜
６ 第２層間絶縁膜
７ 第１インダクタ配線層
７ａ バリアメタル膜
７ｂ Ｃｕ膜
８ 金属ビア
９ 第２バリア絶縁膜
１０ 溝状接続孔
１１ 第２インダクタ配線層
１１ａ バリアメタル膜
１１ｂ ＡｌＣｕ膜
１２ 溝状凹部
２１ コイル部
２３ コイル外部端子引き出し部
３０ 最上層配線層
３０ａ バリアメタル膜
３０ｂ Ｃｕ層
３１ パッド電極
３１ａ バリアメタル膜
３１ｂ ＡｌＣｕ膜
３２ 金属配線層
３２ａ バリアメタル膜
３２ｂ Ｃｕ膜
３３ 開口
５０ 半導体装置
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層と、
前記層間絶縁膜上及び前記第１インダクタ配線層上を覆うように設けられ、前記第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を有するバリア絶縁膜と、
前記バリア絶縁膜上に、前記第１インダクタ配線層に沿って延びるように形成されると共に、前記溝状接続孔を埋め込んで前記第１インダクタ配線層に電気的に接続された第２インダクタ配線層とを備え、
前記第２インダクタ配線層は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１インダクタ配線層よりも下方に形成され、前記第１インダクタ配線層の内側端部に対し少なくとも一つの金属ビアを介して電気的に接続された配線層を備え、
前記配線層は、前記スパイラルパターンの外側にまで引き出されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記溝状凹部は、前記溝状接続孔の上方に位置していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記溝状接続孔及び前記溝状凹部は、それぞれ複数設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記第２インダクタ配線層の厚さは、前記第１インダクタ配線層の厚さよりも大きく、且つ、前記溝状接続孔の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記層間絶縁膜上部に埋め込むように形成され、前記第１インダクタ配線層と同じ材料からなる最上層配線層と、
前記バリア絶縁膜上に形成され、前記第２インダクタ配線層と同じ材料からなるパッド電極とを備えることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記第１インダクタ配線層は、Ｃｕ膜を含み、
前記第２インダクタ配線層は、Ａｌ膜又はＡｌＣｕ膜を含むことを特徴とする半導体装置。
【請求項８】
半導体基板上に、層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜の上部に埋め込むように、スパイラルパターンを有する第１インダクタ配線層を形成する工程（ｂ）と、
前記層間絶縁膜上及び前記第１インダクタ配線層上を覆うバリア絶縁膜を形成する工程（ｃ）と、
前記バリア絶縁膜に、前記第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を形成する工程（ｄ）と、
前記バリア絶縁膜上に、前記第１インダクタ配線層に沿って延びると共に、前記溝状接続孔を埋め込んで前記第１インダクタ配線層に電気的に接続する第２インダクタ配線層を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第２インダクタ配線層の長さ方向に延びるように上面側に少なくとも一つの溝状凹部を設けることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｅ）は、前記溝状接続孔内及び前記バリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を低温スパッタ法により堆積した後、前記膜を所定のパターンに形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記低温スパッタ法は、１００℃以上で且つ１５０℃以下の温度にて行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか一つにおいて、
前記工程（ｅ）は、前記溝状接続孔内及び前記バリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を形成した後、所定領域の前記膜の上部をエッチング除去して前記溝状凹部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のいずれか一つにおいて、
前記工程（ｂ）において、前記層間絶縁膜の上部に埋め込むように前記第１インダクタ配線層と同じ材料からなる最上層配線層を形成し、
前記工程（ｅ）において、前記バリア絶縁膜上に、前記第２インダクタ配線層と同じ材料からなるパッド電極を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１２のいずれか一つにおいて、
前記工程（ａ）よりも前に、前記半導体基板上に他の層間絶縁膜及びその上部に埋め込まれた配線層を形成する工程と、
前記層間絶縁膜中に、前記配線層と前記第１インダクタ配線層とを電気的に接続するための少なくとも一つの金属ビアを形成する工程とを備え、
前記配線層は、前記スパイラルパターンの外側にまで引き出されていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層と、
前記層間絶縁膜上及び前記第１インダクタ配線層上を覆うように設けられ、前記第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を有するバリア絶縁膜と、
前記バリア絶縁膜上に、前記第１インダクタ配線層に沿って延びるように形成されると共に、前記溝状接続孔を埋め込んで前記第１インダクタ配線層に電気的に接続された第２インダクタ配線層とを備え、
前記第２インダクタ配線層は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１インダクタ配線層よりも下方に形成され、前記第１インダクタ配線層の内側端部に対し少なくとも一つの金属ビアを介して電気的に接続された配線層を備え、
前記配線層は、前記スパイラルパターンの外側にまで引き出されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記溝状凹部は、前記溝状接続孔の上方に位置していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記溝状接続孔及び前記溝状凹部は、それぞれ複数設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記第２インダクタ配線層の厚さは、前記第１インダクタ配線層の厚さよりも大きく、且つ、前記溝状接続孔の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記層間絶縁膜上部に埋め込むように形成され、前記第１インダクタ配線層と同じ材料からなる最上層配線層と、
前記バリア絶縁膜上に形成され、前記第２インダクタ配線層と同じ材料からなるパッド電極とを備えることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記第１インダクタ配線層は、Ｃｕ膜を含み、
前記第２インダクタ配線層は、Ａｌ膜又はＡｌＣｕ膜を含むことを特徴とする半導体装置。
【請求項８】
半導体基板上に、層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜の上部に埋め込むように、スパイラルパターンを有する第１インダクタ配線層を形成する工程（ｂ）と、
前記層間絶縁膜上及び前記第１インダクタ配線層上を覆うバリア絶縁膜を形成する工程（ｃ）と、
前記バリア絶縁膜に、前記第１インダクタ配線層に沿って延び且つ縦方向に貫通する少なくとも一つの溝状接続孔を形成する工程（ｄ）と、
前記バリア絶縁膜上に、前記第１インダクタ配線層に沿って延びると共に、前記溝状接続孔を埋め込んで前記第１インダクタ配線層に電気的に接続する第２インダクタ配線層を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第２インダクタ配線層の長さ方向に延びるように上面側に少なくとも一つの溝状凹部を設けることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｅ）は、前記溝状接続孔内及び前記バリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を低温スパッタ法により堆積した後、前記膜を所定のパターンに形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記低温スパッタ法は、１００℃以上で且つ１５０℃以下の温度にて行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか一つにおいて、
前記工程（ｅ）は、前記溝状接続孔内及び前記バリア絶縁膜上にＡｌ又はＡｌＣｕからなる膜を形成した後、所定領域の前記膜の上部をエッチング除去して前記溝状凹部を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のいずれか一つにおいて、
前記工程（ｂ）において、前記層間絶縁膜の上部に埋め込むように前記第１インダクタ配線層と同じ材料からなる最上層配線層を形成し、
前記工程（ｅ）において、前記バリア絶縁膜上に、前記第２インダクタ配線層と同じ材料からなるパッド電極を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１２のいずれか一つにおいて、
前記工程（ａ）よりも前に、前記半導体基板上に他の層間絶縁膜及びその上部に埋め込まれた配線層を形成する工程と、
前記層間絶縁膜中に、前記配線層と前記第１インダクタ配線層とを電気的に接続するための少なくとも一つの金属ビアを形成する工程とを備え、
前記配線層は、前記スパイラルパターンの外側にまで引き出されていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１４１０９７（Ｐ２０１０−１４１０９７Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１５５１１（Ｐ２００８−３１５５１１）
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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