【課題】多層構造を有する大小の電極パッドが混在した半導体装置において、プラグ形成の際の開孔不良を防止することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に第１の絶縁膜を形成する。第１の絶縁膜上の大面積電極パッドを形成すべき第１領域および小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して下層電極パッド層を形成する。下層電極パッド層の上に第２の絶縁膜を形成し、第２の絶縁膜上の第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する。第２の絶縁膜のレジストマスクの開口部において露出した部分に対してエッチング処理を施して、第２の絶縁膜を貫通する貫通孔を形成する。第２の絶縁膜上の第１および第２領域に属する各領域に貫通孔を埋め込むように導電膜を堆積させて導電性プラグおよび上層電極パッド層を形成する。レジストマスクを形成する工程において第１領域に形成されるレジストマスクは、第２領域に形成されるレジストマスクよりも開口部の形成間隔が広い。 （もっと読む）

【課題】本発明は、少なくとも二つのボンディングパッド間に水平方向の電気接続を確立することを可能にする装置に関する。
【解決手段】本装置はボンディングパッドの垂直壁を接続する水平なカーボンナノチューブを備え、ボンディングパッドは少なくとも二つの物質を積層させることによって形成されていて、その一つはナノチューブ成長に触媒作用をもたらし、他の一つはナノチューブ成長に触媒作用をもたらす物質の層間のスペーサとして機能する。 （もっと読む）

【課題】トランス素子のコイル間絶縁膜をＳｉＯ_２で形成すると、形成範囲を規制するのが困難である。有機質絶縁材料を利用すれば形成範囲を自在に調整できが、厚くなってしまい、２次側コイルに生じる電圧が小さくなる。
【解決手段】半導体基板上に、下側コイル１３５とコイル間絶縁膜１４０と上側コイル１５４の積層構造でトランス素子１５５が形成されている。コイル間絶縁膜１４０が絶縁性無機質粒子の集積物で形成されている絶縁層１４１ａを備えている。絶縁性無機質粒子の集積物でコイル間絶縁膜を形成すると、必要な耐圧特性を得るのに必要な厚みが薄くてすむ。従って、１次側コイル１５４と２次側コイル１３５の磁気的結合係数を高め、２次側コイル１３５に大きな電圧を生じさせることができる。しかも、絶縁性無機質粒子の集積物でコイル間絶縁膜を形成すると、コイル間絶縁膜の形成範囲を規制しやすい。 （もっと読む）

【課題】小型の半導体装置においても静電容量の大きなキャパシタを配置することが可能な構造を有する半導体装置を提供する。
【解決手段】半導体装置１は、半導体素子８が形成された半導体基板２と、半導体基板２のパッシベーション膜１２を介して配置され１方向に長く形成された開口部４ａを有する平面型のスロットアンテナ４と、スロットアンテナ４と並列接続する共振用キャパシタ１５とを備え、共振用キャパシタ１５はチップ型素子となっている。 （もっと読む）

【課題】内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、Ｉ／Ｏセル１６１と、Ｉ／Ｏセル１６１と接続されるＰＡＤ１６２及びＰＡＤ１４２と、ＰＡＤ１６２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１６６と、ＰＡＤ１４２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１４６とを備え、ＰＡＤ１６２とパッケージワイヤー１６６との接続点１６３は、Ｉ／Ｏセル１６１が配置される領域内に存在し、ＰＡＤ１４２とパッケージワイヤー１４６との接続点１４３は、Ｉ／Ｏセル１６１の外部の領域に存在する。 （もっと読む）

【課題】確実に検査工程の不良流出を防止し、かつ信頼性に影響を与えない。
【解決手段】実装端子と検査端子の間にアルミニウムを含まない配線を挟む。また、検査端子はＣＯＧで実装するドライバＩＣの下に配置する。 （もっと読む）

【課題】デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣチップのシールリング構造を提供する。
【解決手段】シールリング構造は、集積回路の周辺に沿って設けられる。シールリングは少なくとも第一部分１２４ａと第二部分１２４ｂに分けられる。第二部分はアナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられている。ディープＮ型ウェル３１０は、第二部分の下、Ｐ型基板１００の中で設けられる。ディープＮ型ウェルは、基板雑音結合を低減させる。 （もっと読む）

【課題】特性が向上した半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置の製造方法では、まず、絶縁性基板１上にゲート電極２を形成し、ゲート電極２上にゲート絶縁膜３を成膜する。そして、ゲート絶縁膜３上に非晶質半導体膜１４を成膜し、非晶質半導体膜１４に対して、レーザーアニールを行い、非晶質半導体膜１４を微結晶半導体膜４に変換する。その後、微結晶半導体膜４に対してフッ酸処理を施し、フッ酸処理が施された微結晶半導体膜４上に、パターン端が微結晶半導体膜４のパターン端より外側に配置され、パターン端近傍においてゲート絶縁膜３と接するように非晶質半導体膜１４を形成する。 （もっと読む）

【課題】層間絶縁膜のクラックに起因するシールリングの破壊が生じにくい半導体装置およびその製造方法を提供する。
【解決手段】第１の積層体ＬＢ１は第１の機械的強度を有する第１の層間絶縁膜ＩＤ１ａ〜ＩＤ１ｄを含む。第２の積層体ＬＢ２は第１の機械的強度よりも大きな機械的強度を有する第２の層間絶縁膜ＩＤ２ａ，ＩＤ２ｂを含む。第１の領域Ｒａ１は第１の積層体ＬＢ１内に設けられた第１の金属層Ｌ１とビアＶ１とを有する。第２の領域Ｒａ２は第２の積層体ＬＢ２内に設けられた第２の金属層Ｌ２とビアＶ２とを有する。第２の領域Ｒａ２は、平面視において第１の領域Ｒａ１の少なくとも一部と重なり合い、かつ第１の領域Ｒａ１とビアによって接続されておらず、かつ第１の領域Ｒａ１との間に第２の層間絶縁膜ＩＤ２ａを挟んでいる。 （もっと読む）

【課題】半導体デバイスのビアの不良率を高精度に予測するモデル、ならびにこの不良率予測モデルに基づく不良率予測工程を有する半導体デバイスの製造方法および不良率予測システムを提供する。
【解決手段】ビア不良率予測工程を有する半導体デバイスの製造方法であって、前記ビア不良率予測工程は、複数のビアチェーンＴＥＧの不良率を計測するステップＳ１０１と、前記ビアチェーンＴＥＧのビア間距離と前記不良率との関係に基づいてビア不良率予測モデル関数を算出するステップＳ１０２と、前記半導体デバイスの実際のレイアウトにおいて、各ビアについて最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の最短隣接距離を算出するステップＳ１１０と、前記ビア不良率予測モデル関数と前記最短隣接距離とに基づいて前記各ビアの不良率を予測するステップＳ１１５とを有する。 （もっと読む）

【課題】面積効率の向上が可能な電極パッドを有する半導体装置を提供する。
【解決手段】 矩形の半導体基板１１に配設された内部回路領域１３及び内部回路領域１３の周辺部にある入出力回路領域１５と、入出力回路領域１５の表面側にあって、入出力回路領域１５と接続され、複数個の同じ形状の四辺形である基本パッド２０が、基本パッド２０の辺の一部をそれぞれ識別できるように並進操作Ｔ１により重ねられて、最も外側の基本パッド２０の辺が形成する外形を有するプローブ検査用パッド２１と、プローブ検査用パッド２１と接続されたボンディングパッド２６とを備えている。 （もっと読む）

【課題】抵抗体と基板との寄生容量を低減し、バラクタのＱ値の低下を抑制した薄膜抵抗素子、及び薄膜抵抗素子の製造方法を提供する。
【解決手段】複数の配線層が積層され、最上部に離間して配置された複数の電極パッド１４と電極パッド１４間に形成されたパッシベーション膜１６を有する集積回路１２を備えた半導体基板１０と、電極パッド１４と電気的に接続された再配線１８と、パッシベーション膜１６上であり、再配線１８に挟まれた位置に形成された絶縁膜２０と、所定の位置の絶縁膜２０上であり、再配線１８に挟まれた位置に形成された抵抗体２６と、を有する。 （もっと読む）

【課題】配線抵抗が低い半導体装置を提供する。
【解決手段】ＤＣ−ＤＣコンバータ１において、シリコン基板２１上に多層配線層２２を設け、シリコン基板２１及び多層配線層２２内に出力回路及びこの出力回路を制御するコントロール回路を形成する。また、多層配線層を覆う封止樹脂層２４と、多層配線層２２の最上層配線に接続され、封止樹脂層を貫通し、上端部が封止樹脂層の上面から突出した接続部材と、を設ける。接続部材の上端部は突起電極２６ａ〜２６ｄにより形成する。そして、出力回路の端子に接続された接続部材の水平断面積を、コントロール回路の端子に接続された接続部材の水平断面積よりも大きくする。 （もっと読む）

【課題】高度なリソグラフィー装置を用いずに素子を３次元に高集積化する、半導体装置の製造方法を提供する。
【解決手段】半導体装置７０には、ｎ個のＴ型半導体ユニット３１乃至３ｎが基板１の溝部２に隣接配置される。ｎ個のＴ型半導体ユニット３１乃至３ｎの第１主面が溝部２の側面と平行に配置され、第１主面に隣接する第２主面が溝部２の上面方向に配置される。Ｔ型半導体ユニット３１乃至３ｎの第１主面には集積回路や半導体素子が形成され、第２主面に集積回路や半導体素子に電気的に接続される埋込み配線が設けられる。Ｔ型半導体ユニット３１乃至３ｎは、ビアを介して埋込み配線と接続配線４が電気的に接続され、互いに接続配線４で接続され、外部端子Ｐａｄ１乃至４がそれぞれ接続配線４に接続される。 （もっと読む）

【課題】半導体基板に設けられる貫通口により露出された電極層のクラック発生を抑制した半導体装置及びその製造方法を提供すること。
【解決手段】貫通ビア２２の開口径がパッシベーション膜１６の開口部１６Ａの開口径よりも大きく、且つ貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁よりも外側に位置するように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。又は、貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置となるように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。 （もっと読む）

【課題】半導体基板の裏面側から効率よく放熱する半導体チップを実現できるようにする。
【解決手段】半導体チップ１０は、基板１１と、基板１１の素子形成面側に形成され、複数の半導体素子を含む集積回路１２と、基板１１における複数の半導体素子のうちの所定の半導体素子３０と対応する領域に形成さた放熱プラグ３１とを備えている。放熱プラグ３１は、素子形成面と反対側の面に開口する非貫通孔に埋め込まれた基板１１と比べて熱伝導率が大きい材料からなる。 （もっと読む）

【課題】ＣＳＰ構造などの半導体装置において、放熱性に優れ、内蔵する半導体チップの温度上昇を抑えること。
【解決手段】半導体装置は、半導体チップ２１と複数の半田バンプ３０，３２を有する。１個以上の第１半田バンプ３０は、第３配線２９および第１配線２５を介して半導体チップ２１の電極パッド２２に電気的に接続される。１個以上の第２半田バンプ３２は、第４配線３１を介して第２配線２６に接続される。第２配線２６は、第１配線２５および第１配線２５を囲む開口部２７を除いて、半導体チップ２１の表面のほぼ全体を覆っており、半導体チップ２１から発せられる熱を第２半田バンプ３２を介して回路基板に効率よく伝えるのに寄与する。第２半田バンプ３２は、半導体チップ２１の別の電極パッドに電気的に接続される。 （もっと読む）

【課題】本発明は、２次元集積回路の３次元積層工程を複雑にすることなく、垂直方向の接続を有する同一の部分回路を複数含む同一の２次元集積回路を複数積層することを可能とすることを課題とする。
【解決手段】２次元集積回路上の少なくとも２つの部分回路が回転対称な位置に配置され、該部分回路の上層へ接続する信号伝送路と下層へ接続する信号伝送路とが該部分回路内で回転対称な位置に配置されているとともに、該２次元集積回路が複数個回転して張り合わされていることを特徴とする３次元集積回路である。 （もっと読む）

【課題】ＷＰＰ技術における再配線を有する半導体装置の信頼性を向上させる。
【解決手段】再配線が半導体基板１Ｓの面内において互いに電気的に分離された本体パターン２およびダミーパターン３を有している。多層配線と電気的に接続された本体パターン２と、フローティングされたダミーパターン３とが、半導体基板１Ｓの面内で混在して設けられている。半導体基板１Ｓの面内における本体パターン２およびダミーパターン３を合わせた占有率、すなわち再配線の占有率が３５％以上６０％以下である。 （もっと読む）

【課題】集積回路の電気的性質、特に耐用年数もしくは信頼性が向上するのに好適なビアライナと導電通路ライナとが接触した集積回路を提供する。
【解決手段】特に、ビアライナ２８と導電通路ライナ２０とが接触した集積回路。ビアライナ２８は、接続部分中間材であって、いずれの場合にも、接続部分と該接続部分誘電体の間および／または接続部分とインターコネクトとの間に配置される材料である。導電通路ライナ２０は、電気的に導電性を有するインターコネクト中間材であって、いずれの場合にも、インターコネクトの側面とインターコネクト誘電体との間に配置される材料である。インターコネクト中間材と接続部分中間材は少なくとも１つの接続において接触する。これにより、集積回路１０の電気的性質、特に耐用年数もしくは信頼性が向上する。 （もっと読む）