【課題】アンテナが半導体チップの回路に及ぼす悪影響を最小限に抑えることができる半導体装置、電子機器の提供。
【解決手段】半導体装置は、集積回路１２が形成される半導体チップ１０と、少なくとも１つのスロット５２を有し、半導体チップ１０の主面１３に直交する方向を第１の方向Ｄ１とした場合に半導体チップ１０の第１の方向Ｄ１に少なくとも絶縁層３０を介して設けられ、半導体チップ１０の集積回路１２に電気的に接続されるスロットアンテナ５０と、を含む。 （もっと読む）

【課題】 １つの半導体チップに半導体集積回路部分と可動部を有する可動部分とを作り込んだＭＥＭＳ構造を有し、チップの縮小化が可能になると共に動作感知と動作方向検知とが可能になる半導体装置及びその製造方法を提供する。
【解決手段】 ＭＥＭＳ部分の可動部１０は、半導体層１３上の梁２８の上に形成される。梁２８は絶縁膜２６及びポリシリコン膜２７から構成され、抵抗等を利用できる。可動部１０は、層間絶縁膜８、１４に形成された凹部６に配置され、下端が梁２８のポリシリコン膜２７に接合され、上端はフリーである。梁２８が形成された部分には空洞７が形成されており、更に梁部分は中空構造になっている。可動部１０は、チップの加速によって応力を受けて先端部が移動する。チップの移動により、可動部１０と各電極９１〜９８との間の空間の距離が変化し、各電極と可動部１０との間の容量の変化を検出することができる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

【課題】ダマシンプロセスで下部電極を形成する場合に高密度金属配線においても、エロージョンを抑制し、下部電極の平坦性を確保できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】ＭＩＭキャパシタを備える半導体装置であって、ＭＩＭキャパシタは、半導体基板１上に形成された第１絶縁膜２と、第１絶縁膜２上の所定領域に埋め込まれ、前記第１絶縁膜に比べて研磨速度の遅い材料からなる第１導電膜４と、第１導電膜４を貫通して第１絶縁膜２に突出する複数の溝５ｂと、溝５ｂに埋め込まれた複数の金属配線８ｂと、金属配線８ｂ上と第１導電膜４上に形成された誘電体膜１１と、誘電体膜１１上に形成された第２導電膜１２とを備え、金属配線８ｂと第１導電膜４を電気的に導通して下部電極を構成するとともに、第２導電膜１２にて上部電極を構成する。 （もっと読む）

【課題】ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能な半導体装置を提供する。
【解決手段】半導体基板１１に形成され、素子分離されたトランジスタ領域と、半導体基板１１上に形成された第１の層間膜１９と、第１の層間膜１９に形成され、それぞれトランジスタ領域に接続される第１および第２のコンタクトプラグ２０、２１と、第１のコンタクトプラグ２０中に形成され、電極層２２ａ／絶縁層２２ｂ／Ｃｕ層２２ｃより構成されるＭＩＭ構造を有する第１のキャパシタと、第２のコンタクトプラグ２１と接続されるビット線２９を備える。 （もっと読む）

【課題】コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。 （もっと読む）

【課題】強誘電体キャパシタを備えた半導体装置の歩留まりを改善することが可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板２０の上方に第１層間絶縁膜３１を形成する工程と、第１層間絶縁膜３１の上に、下部電極４１ａ、強誘電体材料よりなるキャパシタ誘電体膜４２ａ、及び導電性酸化物よりなる上部電極４３ａをこの順に積層してなるキャパシタQを形成する工程と、キャパシタQを覆う第２層間絶縁膜５４を形成する工程と、上部電極４３ａの上の第２層間絶縁膜５４に、該上部電極４３ａが露出するホール５４ａを形成する工程と、ホール５４ａ内に、上部電極４３ａと接続された導電性窒化物よりなる単層のグルー膜５８をスパッタ法で形成する工程と、グルー膜５８をアニールする工程と、ホール５４ａ内のグルー膜５８上に導電性プラグ５９ａを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】水素等の還元性物質からキャパシタ誘電体膜を効果的に保護できる半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１０の上方に形成された第１絶縁膜２０と、第１絶縁膜２０の上に形成された強誘電体キャパシタQと、キャパシタQを覆う第１絶縁性水素バリア膜３１及び第２絶縁性水素バリア膜３２と、第２絶縁性水素バリア膜３２の上に形成され、前記第１、第２絶縁性水素バリア膜３１、３２を貫くホール４６を上部電極２８ａの上に備えた第２絶縁膜３３と、ホール４６内に形成されて上部電極２８ａと電気的に接続された導電性部材４７とを有し、所定のエッチングガスに対し、第２絶縁性水素バリア膜３２のエッチング速度が第１絶縁性水素バリア膜３１のエッチング速度よりも速いことを特徴とする半導体装置による。 （もっと読む）

【課題】特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置１００は、基板１０と、基板１０上に形成された第１絶縁層３３と、第１絶縁層３３を貫通して形成された株コンタクトホール３４、下部コンタクトホール３４の内部に第１絶縁層３３の表面まで形成された第１プラグ電極３５、第１プラグ電極３５上の第１領域Ａに形成されたキャパシタ層、第１プラグ電極３５上の第１領域Ａと異なる第２領域Ｂに形成された第２プラグ電極３９を備える。キャパシタ層は、順次積層された下部電極１５、強誘電体膜１６、及び上部電極１７を有する。第１プラグ電極３５は、基板１０の表面から形成されたプラグ導電層３５１、プラグ導電層３５１上から第１絶縁層３３の上面まで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。 （もっと読む）

【課題】開孔歩留まりの低下を抑制可能なコンタクトプラグを有する半導体記憶装置を提供する。
【解決手段】半導体基板１１の表面に形成された拡散層１６を有するトランジスタ１５、トランジスタ１５の上方に配置された強誘電体キャパシタ３０、強誘電体キャパシタ３０の上方に配置された配線部５０、拡散層１６と強誘電体キャパシタ３０と配線部５０とをそれぞれ接続するコンタクトプラグ２５、４１、４３、及び、強誘電体キャパシタ３０を保護する下部の水素バリア膜２１、上部の水素バリア膜３７を有して、拡散層１６と配線部５０とを接続するコンタクトプラグ４３は、上部の層間絶縁膜３９、及び、下部の半導体基板１１の表面に接して連続して形成された水素バリア膜２１、３７が開孔されて形成されている。 （もっと読む）

【課題】従来の半導体装置では、配線の抵抗を高めることなく容量素子で発生した短絡に起因する配線の溶断を防止することができなかった。
【解決手段】本発明にかかる半導体装置は、互いに平行に配置される複数の第１配線１１と、複数の第１配線１１のそれぞれと直交し、互いに平行に配置される複数の第２配線１２とを有する半導体装置であって、半導体装置は、複数の第１配線１１のいずれか一つに接続される下部電極２４と、複数の第２配線１２のいずれか一つに接続される上部電極２１と、下部電極２４と上部電極２１との間に形成される容量膜２３とを備える容量素子２０を有し、上部電極２１と下部電極２４とのうち少なくとも一方の電極は、その一部の領域に前記電極の幅が前記一部の領域以外よりも狭い幅狭部２２を有するものである。 （もっと読む）

【課題】半導体基板の近くにインダクタが配置されるときにも、半導体基板の内部インダクタのインダクタンスに影響を与え難い半導体装置を提供する。
【解決手段】半導体基板２と、半導体基板２に形成される絶縁膜３と、絶縁膜３上に形成されるインダクタ７と、を備える半導体装置１にかかり、半導体基板２上には内部インダクタ９が形成され、内部インダクタ９と対向する場所には、インダクタ７が放出する磁力線を減衰させる内部用シールド膜５を有し、内部インダクタ９が内部用シールド膜５により変化するインダクタンスを補正する補正インダクタ６を有することを特徴とする。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】誘電体メモリの微細化が進むと、上部電極の電位を拡散層へ引き出す構造におけるアスペクト比が大きくなるため、上部電極のカバレッジが悪化し、誘電体を結晶化させる熱処理時に上部電極が断線してしまう。
【解決手段】半導体装置は、半導体基板の上方に形成された第１の導電膜及び第２の導電膜と、第１の導電膜を覆うように形成された第１の絶縁膜と、第２の導電膜を覆うように形成された第２の絶縁膜と、第１の絶縁膜に形成され、第１の導電膜に達する第１の開口部と、第１の開口部の壁部及び底部に沿って形成された第３の導電膜と、第３の導電膜、第１の絶縁膜、及び第２の絶縁膜上に形成された誘電体膜と、第２の絶縁膜及び誘電体膜の積層膜に形成され、第２の導電膜に達する第２の開口部と、誘電体膜の上並びに第２の開口部の壁部及び底部に沿って形成された第４の導電膜とを備える。第２の絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも薄い。 （もっと読む）

【課題】強誘電体膜の劣化を防止する。
【解決手段】本発明の半導体装置１は、基板２１上方に順次設けられた第１電極３２、強誘電体膜３３、及び第２電極３４を有する強誘電体キャパシタ３と、強誘電体キャパシタ３の上面及び側面を覆う水素バリア膜４と、水素バリア膜４及び基板２１を覆う層間絶縁膜６と、層間絶縁膜６及び水素バリア膜４を貫通して第２電極３４を露出させるコンタクトホール７０と、第２電極３４上を含むコンタクトホール７０の内壁面７０ａを覆い、水素バリア性を有する導電材料からなるバリアメタル７５と、コンタクトホール７０内に埋設されたプラグ導電部７と、を備えている。水素バリア膜４におけるコンタクトホール７０の内壁面は、コンタクトホール７０の内側に向かって凹となる湾曲面となっており、水素バリア膜４におけるコンタクトホール７０の内径は第２電極３４に向かって小さくなる。 （もっと読む）

【課題】強誘電体材料において酸素欠損が発生することをより確実に防止できる強誘電体メモリ装置の製造方法及び強誘電体メモリ装置を提供すること。
【解決手段】半導体基板上に強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３を被覆する水素バリア膜１２を形成する工程と、水素バリア膜１２に貫通孔２１を形成する工程と、強誘電体キャパシタ３及び水素バリア膜１２を被覆する第２層間絶縁膜１３を形成する工程と、第２層間絶縁膜１３に貫通孔２１を形成する工程と、貫通孔２１の内壁面及び強誘電体キャパシタ３の上面それぞれに密着層２４を形成する工程と、貫通孔２１内にプラグを形成する工程とを備え、貫通孔２１が、貫通孔２１の内側に形成されると共に、貫通孔２１の内壁面が、被覆層２４で被覆される。 （もっと読む）

【課題】水素バリア膜の下層との間においてエッチングの十分な選択比が得られると共に、コンタクトホールの形成工程を簡略化した強誘電体メモリ装置の製造方法を提供すること。
【解決手段】半導体基板上に強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３を被覆する水素バリア膜１２を形成する工程と、水素バリア膜１２を被覆する層間絶縁膜１３を形成する工程と、Ｃ_４Ｆ_８ガススとＯ_２ガスとを少なくとも含む混合ガスを用いたエッチングにより層間絶縁膜１３及び水素バリア膜１２を貫通する貫通孔２１を形成する工程とを備え、Ｃ_４Ｆ_８ガスの流量がＯ_２ガスの流量に対して０．７７倍以上３．８倍以下である。 （もっと読む）

【課題】絶縁膜上に形成した素子に対する寄生容量の影響を低減することが可能な技術を提供することを目的とする。
【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３の表面にはＮ−不純物層４が形成されている。Ｎ−不純物層４上にはフィールド絶縁膜５が形成され、当該フィールド絶縁膜５上には下部電極６が形成されている。下部電極６上には絶縁膜７を介して上部電極８が形成され、容量９が形成されている。絶縁膜７や上部電極８上には絶縁膜１０が形成されている。絶縁膜１０には、上部電極８及び下部電極６のそれぞれに至るコンタクトホール１１ａ，１１ｂが形成され、各コンタクトホール内には配線層１２ａ，１２ｂが形成されている。 （もっと読む）

【課題】強誘電体キャパシタの特性ばらつきを低減する。
【解決手段】本発明の製造方法は、基体上に第１電極３２と強誘電体膜３３と第２電極３４とが順次積層された強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３及び前記基体を覆って第１層間絶縁膜５を形成する工程と、第１層間絶縁膜５を覆って第２層間絶縁膜６の材料膜６１を形成する工程と、材料膜６１の上面側をＣＭＰ法で研磨することにより、強誘電体キャパシタ３上に位置する第１層間絶縁膜５を露出させる工程と、第１層間絶縁膜５を露出させる工程の後に、第１層間絶縁膜５を貫通して第２電極３４を露出させるコンタクトホール７０を形成する工程と、コンタクトホール７０内に、第２電極３４と導通するプラグ導電部を形成する工程と、を有する。第１層間絶縁膜５は、第２層間絶縁膜６と比して、ＣＭＰ法による研磨速度が遅くなるようにする。 （もっと読む）

【課題】耐熱性や接合強度等の信頼性を高めることができるとともに、高い生産性を得ることができる半導体装置、表示装置及びそれらの製造方法を提供する。
【解決手段】基板上に半導体素子を有する半導体装置であって、上記基板は、半導体素子が配置されている側の面に凸部を有し、上記半導体素子は、基板の凸部の上面に配置されている半導体装置、及び、上記半導体装置の製造方法であって、上記製造方法は、半導体素子又はその構成要素を基板の凸部の上面に転写する工程を含む半導体装置の製造方法。 （もっと読む）