【課題】下地段差を考慮したリソグラフィマージンを確保しつつ、高集積度と歩留り向上との両立を図ることを可能とした、半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられる。 （もっと読む）

【課題】配線抵抗を低下させて、均一かつ確実に動作させる透明薄膜トランジスタ及び画像表示装置を提供すること。
【解決手段】実質的に透明な基板と、基板上に実質的に透明な導電材料の第１の薄膜と金属材料の第２の薄膜とを２層以上積層して形成されたゲート配線と、ゲート配線上に形成された実質的に透明なゲート絶縁膜と、ゲート絶縁膜上に形成された実質的に透明な半導体活性層と、実質的に透明な半導体活性層を挟んで離間して形成された実質的に透明な導電材料の第５の薄膜と金属材料の第６の薄膜とを２層以上積層して形成されたソース配線と、実質的に透明な半導体活性層を挟み、ソース配線に離間して実質的に透明な導電材料の第７の薄膜で形成されたドレイン電極と、を備えることを特徴とする透明薄膜トランジスタ。 （もっと読む）

【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。 （もっと読む）

【課題】上部電極からの電流リークを抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体底部構造部３０と、下部電極配線４１と、下部電極５１と、誘電体膜６１と、上部電極７１とを有する。下部電極配線４１は半導体底部構造部３０上に設けられている。下部電極５１は、下部電極配線４１上に設けられている。誘電体膜６１は、下部電極５１上に設けられている。上部電極７１は、下部電極５１と電気的に絶縁され、誘電体膜６１の一部の上に設けられている。下部電極５１は、下部電極５１の下部電極配線４１に面する面ＳＢ上において下部電極配線４１と電気的に接続されている。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１と、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に第１の保護膜７０を形成する工程と、第１の保護膜７０に、上部電極６３に達する第１の開口７０ａを形成する工程と、第１の開口７０ａを形成した後に、第１の保護膜７０及び第１の開口７０ａから露出する上部電極６３の上方に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａを形成する工程と、第１のホール７１ａに第１の導体プラグ７７ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】合金膜１８上に、ＳｉおよびＯを含む絶縁材料からなる犠牲層４１が積層される。犠牲層４１の積層後、熱処理が行われる。第２絶縁層６および犠牲層４１にＳｉおよびＯが含まれるので、熱処理が行われると、第２絶縁層６と合金膜１８との界面および合金膜１８と犠牲層４１との界面において、Ｓｉ、ＯおよびＭｎが結合し、それぞれＭｎＳｉＯからなる第２バリア膜１３および反応生成膜４２が形成される。合金膜１８に含まれるＭｎが反応生成膜４２の形成に使用されることにより、第２バリア膜１３の形成後、その第２バリア膜１３の形成に寄与せずに合金膜１８に残留するＭｎの量が減少する。そのため、合金膜１８上に積層されるＣｕ層２０に拡散するＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子及び第１の電極上に絶縁膜を形成し、絶縁膜中に第１の加速電圧で第１のイオンを添加して、絶縁膜中の第１の深さに第１の欠陥の多い領域を形成し、第１の加速電圧とは異なる第２の加速電圧で、第２のイオンを添加して、絶縁膜中の第１の深さとは異なる第２の深さに第２の欠陥の多い領域を形成し、第１及び第２の欠陥の多い領域上に、金属元素を含む導電材料を形成し、第１及び第２の欠陥の多い領域のうちの上方の領域から下方の領域に、金属元素を拡散させることにより、絶縁膜中に、第１の電極と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】製造歩留まりの向上した半導体記憶装置の製造方法を提供する。
【解決手段】ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】Ｃｕ層２０の形成後、Ｃｕ層２０上に、高純度Ｃｕからなる犠牲層３１が積層される。そして、犠牲層３１の形成後、熱処理により、Ｃｕ層２０と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。このとき、第２バリア膜１３の形成に寄与しない余剰のＭｎは、Ｃｕ層２０中に拡散する。Ｃｕ層２０上に高純度Ｃｕからなる犠牲層３１が積層されているので、Ｃｕ層２０に拡散したＭｎの一部は、Ｃｕ層２０中を犠牲層３１に引き寄せられるように移動し、犠牲層３１に拡散する。この犠牲層３１へのＭｎの拡散により、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】第２バリア膜１３の形成後に、ＳｉＨ_４を含むガスを用いたＰＥＣＶＤ法により、Ｃｕ層２０上にＳｉおよびＯを含む絶縁材料からなる犠牲層２１が積層される。犠牲層２１にＳｉおよびＯが含まれるので、犠牲層２１の積層過程で、Ｃｕ層２０と犠牲層２１との界面にＭｎＳｉＯからなる反応生成膜２２が生じる。この反応生成膜２２の生成にＭｎが使用されることにより、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】外部からの容量結合を抑制しつつ、単位面積あたりの容量を十分にとることができるようにすること。
【解決手段】本発明は、半導体基板上に形成される第１の電極１０と、第１の電極１０との間に誘電体を介して設けられ、第１の電極１０における半導体基板の表面に沿った四方を囲む第２の電極２０とを有する容量素子である。また、本発明は、第１の電極１０と第２の電極２０とを単位容量として、この単位容量が半導体基板の表面に沿って複数接続され単位容量層を構成したものである。さらに、単位容量層を記半導体基板の表面と垂直な方向に複数積層したものでもある。 （もっと読む）

【課題】配線間の層間絶縁膜に空洞を形成する場合における配線間の層間絶縁膜の高さの減少を抑制することを目的とする。
【解決手段】半導体装置の製造方法は、基板上方に第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜上に保護膜を形成する工程と、保護膜及び第１の層間絶縁膜に配線溝を形成する工程と、酸素を含む処理ガスを用いたプラズマ処理により、第１の層間絶縁膜の側面部分に酸化膜を形成する工程と、配線溝に金属膜を形成する工程と、研磨処理により、金属膜を部分的に除去することで配線溝に金属配線を形成する工程と、保護膜及び酸化膜の除去処理により、酸化膜を除去した部分に空間を形成する工程と、第１の層間絶縁膜、金属配線及び空間を覆うように第２の層間絶縁膜を形成する工程と、を備える。 （もっと読む）

【課題】溝の側面に対する合金膜の付着性（サイドカバレッジ）を向上させることができる、半導体装置の製造方法を提供する。
【解決手段】合金膜１８は、バイアススパッタ法により形成される。そして、そのバイアススパッタ法による合金膜１８の形成時には、第２溝１１およびビアホール１２の内面に向けて飛散するスパッタ粒子のエネルギーにより、第２溝１１およびビアホール１２の底面に付着しているスパッタ粒子が弾き飛ばされ、その弾き飛ばされたスパッタ粒子が第２溝１１およびビアホール１２の側面に再付着（リスパッタ）するように、スパッタ粒子を加速するためのＲＦバイアスが設定される。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】
ＤＲＡＭの容量を安定化し、メモリセル部と周辺回路部の高低差を小さくして平坦化を容易にする。
【解決手段】
メモリセルトランジスタ上の第１の絶縁膜に第１のコンタクトプラグを埋め込み、エッチング特性の異なる第２、第３の絶縁膜を形成し、第３、第２の絶縁層を貫くコンタクト窓を形成し、シリンダ型蓄積電極を形成し、第２の絶縁膜をエッチングストッパとして第３の絶縁膜を除去し、キャパシタ絶縁膜、導電膜を形成し、パターニングして対向電極を形成し、対向電極に合わせて第２の絶縁膜も除去してメモリセルを形成し、周縁領域において第１の絶縁膜の上に導電膜、絶縁膜を形成し、第２のコンタクトプラグを埋め込む。第２の絶縁膜端部は、第２のコンタクトプラグに接しない。 （もっと読む）

【課題】層間絶縁膜を介して配線された上下の導電パターンが、これらの導電パターン形成後に接続配線によって接続された構成において、接続抵抗の上昇を防止でき、さらにこの構成を製造する際のプロセスタクトタイムの削減が図られる電子基板を提供する。
【解決手段】基板１上に設けられた第１導電パターン３と、これを覆う状態で基板１上に設けられた層間絶縁膜５と、第１導電パターン３上に一部を重ねた状態で層間絶縁膜５上に設けられた第２導電パターン９とを備えている。第２導電パターン９と第１導電パターン３とが重なる位置には、第２導電パターン９および層間絶縁膜５に開口部３１が設けられている。この開口部３１は第１導電パターン３を底面としており、この開口部３１の内壁を覆う接続配線３３により、第２導電パターン９と第１導電パターン３とが結線されている。 （もっと読む）

【課題】電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、トランジスタを含む半導体素子部２０と、金属配線層４および６と、金属配線層４および６の間に配置された層間絶縁膜５とを備える。金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 （もっと読む）

【課題】ＭＩＭ（金属−絶縁体−金属）コンデンサの面積削減製造方法の提供。
【解決手段】コンデンサ誘電体の垂直部の周辺に挟持された第１伝導線１２４及び第２伝導線を含む垂直ＭＩＭコンデンサ。追加の伝導線は、両面コンデンサを形成して静電容量を増加させるために、コンデンサ誘電体のもう一つの垂直部によって分離された直近第１伝導線１２４に垂直に位置しても良い。複数の垂直ＭＩＭコンデンサは、静電容量を増加させるために、同時に平行に接続してもよい。 （もっと読む）