【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】平坦性の向上により、ＴＦＴの移動度を向上させ、ＴＦＴのオフ電流を低減する
。
【解決手段】基板上に非晶質構造の半導体膜を形成する工程と、前記半導体膜上に結晶化
を促進する金属元素を添加する工程と、加熱処理を行って、前記半導体膜を結晶構造の半
導体膜とする工程と、前記結晶構造の半導体膜に第１のレーザー光を照射する工程と、前
記結晶構造の半導体膜に第２のレーザー光を照射する工程とを有する。レーザー光を照射
する工程を２回設けることにより、結晶構造の半導体膜の平坦化を向上させることができ
る。その結果、ＴＦＴの移動度を向上させ、ＴＦＴのオフ電流を低減させることができる
。 （もっと読む）

【課題】キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に下地絶縁膜９を形成する工程と、キャパシタQ1、Q2を下地絶縁膜９の上に形成する工程と、キャパシタQ1、Q2を覆う第１層間絶縁膜６８を形成する工程と、第１、第２配線溝３０、３３と、該配線溝３０、３３の底部から下に延びる第１、第２コンタクトホール３１、３４とを第１層間絶縁膜６８に形成する工程と、第１、第２配線溝３０、３３と第１、第２コンタクトホール３１、３４とに第１拡散防止膜３５と第１銅膜３６（第１導電体）とを埋め込む工程と、水素を含まない還元性ガス中において第１銅膜３６をアニールする工程とを有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供する。
【解決手段】配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、酸化膜上に導電材料の被エッチング膜を被覆する工程と、炭素を含まず硫黄を含む化合物を添加して、被エッチング膜を酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含む。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】マトリクス状に配置した光電変換素子が捉える光の強度分布を、再現よく電気信号に変換して取り出せる大型のエリアセンサおよび、エリアセンサを搭載した書き込み速度が速く、表示ムラが少ない表示装置を提供する。
【解決手段】インジウム、ガリウム、および亜鉛を含む酸化物半導体を用いた薄膜トランジスタは、大面積基板にマトリクス状に配置することが容易であり、また特性にバラツキが少ない。インジウム、ガリウム、および亜鉛を含む酸化物半導体を用いた薄膜トランジスタで構成した特性にバラツキが少ない増幅回路と表示素子の駆動回路を用いて、マトリクス状に配置したフォトダイオードが捉える光の強度分布を再現よく電気信号に変換して取り出し、マトリクス状に配置した表示素子をムラなく駆動する。 （もっと読む）

【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】半導体基板から１層目メタル配線までの高さを低く抑えることにより、コンタクト形成時にアスペクト比を小さくできて、コンタクト形成時の不良による導通不良を抑制する。
【解決手段】同一半導体基板１に、ＭＩＳ構造のトランジスタ１５と、下部電極５と上部電極８間にキャパシタ絶縁膜７を介在させたキャパシタ１６とが設けられている。コンタクト形成不良を防止するために、キャパシタ１６の形成前にキャパシタ形成領域３の素子分離膜２を予めエッチングにより掘り下げ、このキャパシタ１６は、この掘り下げられた素子分離膜２上に設けられている。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】面積を増加せずとも、キャパシタの静電容量を増大させることのできるキャパシタ構造体を提供すること。
【解決手段】本発明のキャパシタ構造体は、複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。 （もっと読む）

【課題】ノイズの影響を低減できるともに、レイアウト効率のよいＭＩＭ型容量素子を提供する。
【解決手段】半導体装置１００は、下部電極１１２と、下部電極１１２上に設けられた中間電極１１６と、中間電極１１６上に設けられた上部電極１２４と、下部電極１１２と中間電極１１６との間に設けられた第１の絶縁膜と、中間電極１１６と上部電極１２４との間に設けられた第２の絶縁膜と、中間電極１１６と同層に設けられている第１の接続配線１１８と、下部電極１１２と第１の接続配線１１８とを電気的に接続する第１のビア１１４と、第１の接続配線１１８と上部電極１２４とを電気的に接続する第２のビア１２２とを有し、第１の接続配線１１８、第１のビア１１４、および、第２のビア１２２が、中間電極１１６の第１の辺に隣接して設けられているとともに、中間電極１１６の第１の辺と対向する第２の辺に隣接して設けられている。 （もっと読む）

【課題】ＭＩＭ構造のキャパシタを含む半導体装置において、安定した容量値を与える。
【解決手段】半導体装置１００は、基板（不図示）上に形成された絶縁膜１５４、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタ２００とを含む。第１の電極および第２の電極は、それぞれ、基板の積層方向において、他の領域３００に形成されたビア１３０および当該ビア上に当該ビアに接続して設けられた配線１３２が形成された層にわたって延在する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。 （もっと読む）

【課題】 剥離の発生の少ない薄膜多層配線基板とその製造方法を提案する。
【解決手段】 少なくとも一つの前記配線層が、下層の配線層上に形成された第一のＳｉＯ_２薄膜と、前記第一のＳｉＯ_２薄膜上に形成されたＳｉＯＮ薄膜と、前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ_２薄膜と、前記第二のＳｉＯ_２薄膜に埋め込まれて形成された配線導体と、前記配線導体と接続しかつ前記第一のＳｉＯ_２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ_２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、前記第二のＳｉＯ_２薄膜上に形成されたＳｉＮ薄膜と、で構成されている。 （もっと読む）

【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。
【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。 （もっと読む）

【課題】後工程における、キャパシタの下部電極と接続されるべき第２コンタクトプラグの形成の際の洗浄液による第１コンタクトパッドの損傷を防止できる、半導体装置の配線構造物及びその形成方法を提供する。
【解決手段】配線構造物は、第１コンタクトパッド１２６、第１コンタクトプラグ１５０、スペーサー１４０、及び層間絶縁膜パターン１２０、１３０を含む。第１コンタクトパッド１２６は、基板１００の第１コンタクト領域１１６ａと電気的に接続される。第１コンタクトプラグ１５０は、第１コンタクトパッド１２６上に具備され、第１コンタクトパッド１２６と電気的に接続される。スペーサー１４０は、第１コンタクトプラグ１５０の側壁と第１コンタクトパッド１２６の側壁の上部とに同時に面接する。層間絶縁膜パターン１２０，１３０は、コンタクトパッド１２６とスペーサー１４０を収容する開口を有する。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。 （もっと読む）

【課題】同一種のチップ間で、容量値にばらつきの少ない容量を形成できる技術を提供する。
【解決手段】配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａ、Ｍ４Ａを容量電極の一方とし、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂ、Ｍ４Ｂを容量電極の他方とし、層間絶縁膜９、１３、１６、１９を容量絶縁膜とするフリンジ容量において、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂの配置ピッチＬＰは、これらの配線のうちの最も配線幅の大きい配線Ｍ４Ａ、Ｍ４Ｂの配置ピッチに合わせる。配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷより大きく、かつ最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とする。 （もっと読む）

【課題】配線抵抗を低下させて、均一かつ確実に動作させる透明薄膜トランジスタ及び画像表示装置を提供すること。
【解決手段】実質的に透明な基板と、基板上に実質的に透明な導電材料の第１の薄膜と金属材料の第２の薄膜とを２層以上積層して形成されたゲート配線と、ゲート配線上に形成された実質的に透明なゲート絶縁膜と、ゲート絶縁膜上に形成された実質的に透明な半導体活性層と、実質的に透明な半導体活性層を挟んで離間して形成された実質的に透明な導電材料の第５の薄膜と金属材料の第６の薄膜とを２層以上積層して形成されたソース配線と、実質的に透明な半導体活性層を挟み、ソース配線に離間して実質的に透明な導電材料の第７の薄膜で形成されたドレイン電極と、を備えることを特徴とする透明薄膜トランジスタ。 （もっと読む）