薄膜多層配線基板およびその製造方法
【課題】 剥離の発生の少ない薄膜多層配線基板とその製造方法を提案する。
【解決手段】 少なくとも一つの前記配線層が、下層の配線層上に形成された第一のＳｉＯ２薄膜と、前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、で構成されている。
【解決手段】 少なくとも一つの前記配線層が、下層の配線層上に形成された第一のＳｉＯ２薄膜と、前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、で構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＯ２を絶縁膜とする多層配線層を有する半導体装置等の薄膜多層配線基板と、その製造方法に関するものである。
【背景技術】
【０００２】
薄膜多層配線基板は、絶縁膜を介して複数の配線層が積層されており、各配線層がビア導体によって電気的に接続されている構造を有している。このような薄膜多層配線基板の構造は化学気相成長法（ＣＶＤ法、以下ＣＶＤと略する。）等の薄膜形成プロセスによって形成される。
【０００３】
近年、ＬＳＩ等の半導体装置は、高速化を図るため、電気抵抗の小さいＣｕを配線導体に用いるようになってきた。Ｃｕを配線導体とする薄膜多層配線基板を形成する手法としては、ダマシン加工が知られている。ダマシン加工とはフォトリソグラフィおよびエッチングによって絶縁膜に所望の加工を施し、配線導体を構成する導電材料が絶縁膜へ拡散するのを阻止するバリア層および導電材料を埋め込みするためのシード層を形成し、電解メッキによって導電材料を埋め込み、化学機械研磨（以下ＣＭＰと略する。）によって不要な導電材料を除去して配線導体を形成する手法である。ダマシン加工には、配線導体をダマシン加工で形成してビア導体を別途形成するシングルダマシン加工と、配線導体とビア導体とを同時にダマシン加工で形成するデュアルダマシン加工と、がある。
【０００４】
絶縁膜にＳｉＯ２、配線導体にＣｕを用いたデュアルダマシン加工による薄膜多層基板の製造プロセスについて説明する。配線導体さらには薄膜キャパシタ等の受動素子が形成された基板上に、第一のＳｉＯ２薄膜、ＳｉＮ薄膜および第二のＳｉＯ２薄膜を順次ＣＶＤによって成膜する。次いで第二のＳｉＯ２薄膜上にフォトリソグラフィプロセスによってフォトレジストのマスクを形成し、反応性イオンエッチング（以下ＲＩＥと略する。）によって第二のＳｉＯ２薄膜の露出部分を除去して配線導体用の溝を形成し、続いてＳｉＮ薄膜および第一のＳｉＯ２薄膜を貫通して下層の配線導体に達するビアを形成する。溝およびビアを形成した面にＣｕ拡散を阻止するＴａＮ／Ｔａバリア膜およびＣｕシード層を連続してスパッタ法によって形成し、次いでＣｕ電解メッキを行い溝およびビアにＣｕを埋め込む。その後ＣＭＰによって不要なＣｕを除去して、配線導体およびビア導体を有する配線層が得られる。
【０００５】
ここで、ＳｉＮ薄膜はエッチングストップ層の機能を有する。これはＲＩＥの際にＳｉＯ２とＳｉＮとのエッチングレートの差を利用してエッチング深さを調整するか、あるいは例えばＳｉＯ２とＳｉＮとの発光強度の違いを信号としてプラズマモニタ等で読み取ることにより、加工の終了を検知するものである。なお、このようなエッチングストップ層に用いられる物質としては、他にＳｉＯＮ薄膜などがある。
【０００６】
また、ＣＶＤによりＳｉＯ２薄膜を形成する場合、熱ＣＶＤ法やテトラエトキシシラン（以下ＴＥＯＳと略する。）を原料とするプラズマＣＶＤ法が用いられる。熱ＣＶＤで形成したＳｉＯ２薄膜は引張応力しか入らないため、０．５μｍ以上の比較的厚い膜を形成すると剥離を起こすことがある。一方ＴＥＯＳを原料とするプラズマＣＶＤで形成したＳｉＯ２薄膜は、応力の制御がしやすく、圧縮応力を入れることができるため、剥離を起こすことなく比較的厚い膜を形成することができる。そのため、多層配線基板中に発生する寄生容量または寄生インダクタンス等の寄生成分を低減することができる。
【０００７】
【特許文献１】特表２００７−５０４６５２号公報
【特許文献２】特開２００４−２３５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＣＶＤにより形成したＳｉＯ２−ＳｉＮ−ＳｉＯ２薄膜は、成膜後アニール処理を行う。このアニール処理を行うと、ＳｉＯ２薄膜とＳｉＮ薄膜との間に剥離が生じることがあった。ＣＶＤで成膜したＳｉＯ２薄膜は残留不純物を含有している。そのため、アニール処理によりＳｉＯ２薄膜から残留不純物によるガスが発生する。特に原料としてＴＥＯＳを用いて形成したＳｉＯ２薄膜は大量の水分を含んでいるため、アニール処理により水分がガス化する。ＳｉＮ薄膜は水分を通しにくいので、結合の弱いＳｉＯ２／ＳｉＮ界面に水分が蓄積し、これによって剥離が引き起こされると考えられる。
【０００９】
本発明は、このような問題点を解決して、剥離の発生の少ない薄膜多層配線基板とその製造方法を提案するものである。
【課題を解決するための手段】
【００１０】
本発明では、基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板において、少なくとも一つの前記配線層が、下層の配線層上に形成された第一のＳｉＯ２薄膜と、前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、で構成されている薄膜多層配線基板を提案する。
【００１１】
また、本発明では、単層の配線基板を用意する第一ステップと、前記配線基板上に第一のＳｉＯ２薄膜を形成する第二ステップと、前記第一のＳｉＯ２薄膜の表面を窒化してＳｉＯＮ薄膜を形成する第三ステップと、前記ＳｉＯＮ薄膜上に第二のＳｉＯ２薄膜を形成する第四ステップと、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜をアニールする第五ステップと、前記第二のＳｉＯ２薄膜にエッチングによって配線導体用の溝を形成するとともに、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通するビアホールを形成する第六ステップと、前記溝および前記ビアホールに導電性金属を埋め込んで配線導体およびビア導体を形成する第七ステップと、前記第二のＳｉＯ２薄膜上にＳｉＮ薄膜を形成する第八ステップと、を有しており、その後所望の層数になるまで前記第二ステップ乃至前記第八ステップを繰返す薄膜多層配線基板の製造方法を提案する。
【００１２】
ＳｉＯＮ薄膜は、ＳｉＮ薄膜に比べて水分を通しやすい。そのため、ＳｉＯ２−ＳｉＯＮ−ＳｉＯ２の薄膜をアニール処理した場合、ＳｉＯ２薄膜中の水分が透過して抜けやすくなる。そのため、水分の蓄積による配線層内の剥離が発生しにくくなる。
【００１３】
また、本発明の薄膜多層配線基板では、各配線層間にＳｉＮ薄膜が形成されている。このＳｉＮ薄膜はリーク電流特性などの特性劣化を防止する働きを有するが、さらに水分を通しにくいという性質を有しているので、配線層内への水分の侵入を防止する効果がある。そのため、薄膜多層配線基板内に水分が侵入することによる剥離を防止することができる。
【００１４】
なお、ＳｉＯＮ薄膜は第一のＳｉＯ２薄膜を窒化して形成するので、出来上がったＳｉＯ２−ＳｉＯＮ−ＳｉＯ２の薄膜は界面での結合力に優れており、より剥離しにくくなる。また、ＳｉＯ２薄膜上にＳｉＮ薄膜を形成する場合は一旦ＣＶＤ装置の反応器内をパージする必要があるが、ＳｉＯＮ薄膜はＳｉＯ２薄膜を形成した後そのまま窒素プラズマ処理を行うことができるので、ＳｉＯ２−ＳｉＮ−ＳｉＯ２の薄膜よりも工程短縮が可能になる。
【発明の効果】
【００１５】
本発明によれば、配線層内に剥離が発生しにくく、内部に水分が侵入しにくい薄膜多層配線基板を得ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の薄膜多層配線基板に係る実施の形態を、図面に基づいて説明する。図１に示す薄膜多層配線基板１は、配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成された基板２上に、配線層４、配線層５および配線層６が順次積層されている。
【００１７】
配線層４は、第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜４ｃ内に埋め込まれた配線導体４ｅと、該配線導体４ｅと基板２上の配線導体ＳＣまたは薄膜ＭＩＭキャパシタＣＡＰの上部電極とを接続するビア導体４ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜４ｄが形成されている。
【００１８】
配線層５は、第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂおよび第二のＳｉＯ２薄膜５ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜５ｃ内に埋め込まれた配線導体５ｅと、第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂ、第二のＳｉＯ２薄膜５ｃおよび配線層４のＳｉＮ薄膜４ｄを貫通して該配線導体５ｅと配線層４の配線導体４ｅとを接続するビア導体５ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜５ｄが形成されている。
【００１９】
配線層６は、第一のＳｉＯ２薄膜６ａ、ＳｉＯＮ薄膜６ｂおよび第二のＳｉＯ２薄膜６ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜６ｃ内に埋め込まれた配線導体６ｅと、第一のＳｉＯ２薄膜６ａ、ＳｉＯＮ薄膜６ｂ、第二のＳｉＯ２薄膜６ｃおよび配線層５のＳｉＮ薄膜５ｄを貫通して該配線導体６ｅと配線層５の配線導体５ｅとを接続するビア導体６ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜６ｄが形成されている。
【００２０】
基板２は、Ｓｉウェハ等の半導体基板や、Ａｌ２Ｏ３等の絶縁性基板が用いられる。基板２としてＳｉウェハ等の半導体基板が用いられる場合、配線導体等を形成する面に酸化膜３を形成して絶縁性を持たせる。この酸化膜３上に配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成されることにより、薄膜多層配線基板１のベースとなる回路基板が形成される。
【００２１】
配線層４の第一のＳｉＯ２薄膜４ａは、基板２上の配線導体ＳＣや薄膜ＭＩＭキャパシタＣＡＰを埋め込むと同時に、配線層４の配線導体４ｅとの絶縁性を持たせるため、また、寄生成分の低減のため、例えば０．５μｍを超えるような厚めの膜に形成する必要がある。そのため第一のＳｉＯ２薄膜４ａは、好ましくはＴＥＯＳを原料とするＣＶＤによって形成される。
【００２２】
配線層４のＳｉＯＮ薄膜４ｂは、エッチングストップ層としての役割を有している。ＲＩＥによる加工時のプラズマ発光状態を終点検出モニターで観察すると、図２のグラフのように、ＳｉＯＮ薄膜に達したときにピークが検出される。このピークを検出したときにエッチングを終了すれば良い。ＳｉＯＮ薄膜４ｂは、第一のＳｉＯ２薄膜４ａの表面を窒素プラズマ処理で窒化することによって形成される。この場合、ＣＶＤ装置の反応器内をクリーニングする必要はなく、第一のＳｉＯ２薄膜４ａを形成した後そのままの状態で窒素プラズマ処理を行うことができる。そのため、エッチングストップ層としてＳｉＮ薄膜を用いる場合に比べて工程を短縮することができる。また、ＳｉＯＮ薄膜４ｂは、第一のＳｉＯ２薄膜４ａの表面を窒化して形成したものなので、ＳｉＯＮ薄膜４ｂと第一のＳｉＯ２薄膜４ａとの密着性は比較的高いものとなる。
【００２３】
配線層４の第二のＳｉＯ２薄膜４ｃは、配線導体４ｅを埋め込む部分である。そのため、厚さは配線導体４ｅの厚さ分以上あれば良い。第二ＳｉＯ２薄膜４ｃの成膜条件は第一のＳｉＯ２薄膜４ａの成膜条件と略同じであっても良いし、適宜条件を変えても良い。第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃの成膜は、ＣＶＤ装置の反応器内のクリーニングを行わずに一貫して行うことができる。
【００２４】
第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃを形成した後、アニール処理を行う。このとき第一のＳｉＯ２薄膜４ａおよび第二のＳｉＯ２薄膜４ｃに含まれている水分が抜ける。ここで、ＳｉＯＮ薄膜４ｂはＳｉＮ薄膜に比べて水分を通しやすいので、第一のＳｉＯ２薄膜４ａとＳｉＯＮ薄膜４ｂの界面で水分が蓄積されにくくなり、剥離が生じにくくなる。
【００２５】
配線層４の配線導体４ｅおよびビア導体４ｆは、ダマシン加工によって第二のＳｉＯ２薄膜４ｃ内に埋め込まれて形成される。配線導体４ｅおよびビア導体４ｆの材料としてはＣｕやＡｌが用いられる。なお、図示していないが、配線導体４ｅおよびビア導体４ｆの下地として、配線層４へのＣｕの拡散を阻止するＴａＮ／Ｔａバリア膜および電解Ｃｕメッキ時の通電に用いるＣｕシード層等が形成されている。ビア導体４ｆは、ＳｉＯＮ薄膜４ｂおよび第一のＳｉＯ２薄膜４ａを貫通して、下層の配線導体ＳＣあるいは薄膜ＭＩＭキャパシタＣＡＰの上部電極に電気的に接続される。
【００２６】
配線層４のＳｉＮ薄膜４ｄは、耐水層としての役割を有している。配線層４を形成した後、その上にさらに配線層を形成する場合、配線層４上にＳｉＯ２薄膜が形成される。そのときこのＳｉＯ２薄膜に含まれる水分が配線層４に侵入するのを、ＳｉＮ薄膜４ｄによって防止することができる。
【００２７】
配線層５および配線層６の構成は、配線導体とビア導体のパターンが異なる点以外は配線層４と略同じである。なお、配線層５のビア導体５ｆは、ＳｉＯＮ薄膜５ｂと第一のＳｉＯ２薄膜５ａさらには配線層４のＳｉＮ薄膜４ｄを貫通して、配線層４の配線導体４ｅあるいはビア導体４ｆと電気的に接続するように形成される。また、配線層６のビア導体６ｆは、ＳｉＯＮ薄膜６ｂと第一のＳｉＯ２薄膜６ａさらには配線層５のＳｉＮ薄膜５ｄを貫通して、配線層５の配線導体５ｅあるいはビア導体４５と電気的に接続するように形成される。
【００２８】
次に、本発明の薄膜多層配線基板の製造プロセスについて説明する。ここではＳｉウェハを基板として、その上に配線層を積み重ねた薄膜多層配線基板を例にとって説明する。なお、各薄膜の厚さや形成条件等は、以下のプロセス条件に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
【００２９】
（第一ステップ）
まず、単層の配線基板を用意する。図３に示す単層の配線基板は、表面に絶縁膜３を形成したＳｉ基板２上に配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成されている。ベースとなる単層の配線基板は、このようにキャパシタ等の受動素子を有していても良いし、無くても良い。また、図３に示す単層の配線基板は片面に配線導体が形成された片面基板であるが、両面に配線導体が形成された両面基板でも良い。
【００３０】
（第二ステップ）
続いて図４に示すように、ＴＥＯＳを原料としたプラズマＣＶＤによって、第一のＳｉＯ２薄膜４ａを形成する。第一のＳｉＯ２薄膜４ａは、下層の配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰを完全に覆うと同時に、上層の配線層との絶縁を確保するため、比較的厚く形成される。例えば配線導体ＳＣの厚さが２５０ｎｍ、薄膜ＭＩＭキャパシタＣＡＰの高さが７００ｎｍであった場合、第一のＳｉＯ２薄膜４ａの厚さを３μｍ程度の厚さに形成する。
【００３１】
（第三ステップ）
続いて図５に示すように、第一のＳｉＯ２薄膜４ａ上にＳｉＯＮ薄膜４ｂを形成する。ＳｉＯＮ薄膜４ｂの形成は、第一のＳｉＯ２薄膜４ａを形成した後プラズマＣＶＤ装置の反応器から基板２を取り出さないで、続けて行われる。第一のＳｉＯ２薄膜４ａを形成した後窒素プラズマを放電させて、第一のＳｉＯ２薄膜４ａの表面を窒化させる。窒化させた部分がＳｉＯＮ薄膜４ｂとなる。ＳｉＯＮ薄膜４ｂはエッチングストップ層としての役割を果たせば良いので、厚さは２〜５ｎｍ程度で良い。
【００３２】
（第四ステップ）
続いて図６に示すように、ＳｉＯＮ薄膜４ｂ上に第二のＳｉＯ２薄膜４ｃを形成する。第二のＳｉＯ２薄膜４ｃの形成は、ＳｉＯＮ薄膜４ｂを形成した後プラズマＣＶＤ装置の反応器から基板２を取り出さないで、続けて行われる。第二のＳｉＯ２薄膜４ｃの成膜は第一のＳｉＯ２薄膜４ａと略同じ成膜条件で行っても良いし、適宜条件を変えて行っても良い。第二のＳｉＯ２薄膜４ｃの厚さはこの後形成する配線導体の厚さ分あれば良い。
【００３３】
（第五ステップ）
第ニのＳｉＯ２薄膜４ｃを形成した後、アニールを行う。アニールは急加熱アニール（ＲＴＡ）によって例えば６００℃、３０分の条件で行われる。このアニールによって第一のＳｉＯ２薄膜４ａおよび第二のＳｉＯ２薄膜４ｃに含まれる水分を除去する。ＳｉＯＮ薄膜４ｂは水分を透過しやすいので、第一のＳｉＯ２薄膜４ａに含まれる水分は、ＳｉＯＮ薄膜４ｂを透過して除去される。
【００３４】
（第六ステップ）
続いて図７に示すように、第二のＳｉＯ２薄膜４ｃ上にフォトレジストＲＧ１によって配線導体のパターニングを行う。まず、第二のＳｉＯ２薄膜４ｃ上の全面にフォトレジストＲＧ１を塗布する。次いで配線導体パターンが形成されたマスクを通して露光し、現像してエッチングする部分のフォトレジストＲＧ１を除去する。
【００３５】
次いで、ＲＩＥによって第二のＳｉＯ２薄膜４ｃをエッチングする。プラズマがＳｉＯＮ薄膜４ｂに達して発光強度のピークが終点検出モニターで検出されたらエッチングを終了する。エッチング終了後、残ったフォトレジストＲＧ１を除去すると、図８に示すように、配線導体用の溝ＭＺが形成される。
【００３６】
次いで図９に示すように、フォトレジストＲＧ２によってビアのパターニングを行う。まず、第二のＳｉＯ２薄膜４ｃ上の全面にフォトレジストＲＧ２を塗布する。次いでビアのパターンが形成されたマスクを通して露光し、現像してエッチングする部分のフォトレジストＲＧ２を除去する。
【００３７】
次いで、ＲＩＥによってＳｉＯＮ薄膜４ｂおよび第一のＳｉＯ２薄膜４ａをエッチングする。下層の配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰの上部電極まで達したらエッチングを終了する。エッチング終了後、残ったフォトレジストＲＧ２を除去すると、図１０に示すように、ビアホールＶＨが形成される。なお、デュアルダマシン加工では、溝ＭＺを先に形成するＴｒｅｎｃｈ−ｆｉｒｓｔ手法と、ビアホールＶＨを先に形成するＶｉａ−ｆｉｒｓｔ手法と、がある。ここではＴｒｅｎｃｈ−ｆｉｒｓｔ手法を用いたが、本発明ではどちらの手法も適用可能である。
【００３８】
（第七ステップ）
続いて、溝ＭＺおよびビアホールＶＨが形成された加工面の全面に、スパッタ法によって図示しないＴａＮ／Ｔａバリア膜を形成する。このＴａＮ／Ｔａバリア膜はＣｕのＳｉＯ２への拡散を抑制する働きを有している。なお、Ｃｕの拡散を抑制する働きを有しているものであれば、ＴａＮ／Ｔａ以外の材料を用いても良い。続いてＴａＮ／Ｔａバリア膜上にスパッタ法によって図示しないＣｕシード層を形成する。このＣｕシード層は、この後行う電解Ｃｕメッキの通電層としての働きを有する。
【００３９】
次いで、電解Ｃｕメッキを行い、図１１に示すように、Ｃｕシード層上にＣｕを析出させて導電性金属膜ＣＬを形成する。この導電性金属膜ＣＬによって溝ＭＺ内およびビアホールＶＨ内に導電性金属を充填する。溝ＭＺの部分、ビアホールＶＨの部分および第二のＳｉＯ２薄膜４ｃ表面でＣｕの析出の仕方が異なるので、導電性金属膜ＣＬの表面には凹凸が形成される。この場合、導電性金属膜ＣＬの凹凸の最も低い部分の高さが、第二のＳｉＯ２薄膜４ｃの表面の位置より高くなるまでＣｕを析出させる。
【００４０】
次いで図１２に示すように、余分なＣｕを除去して配線導体４ｅおよびビア導体４ｆを形成する。導電性金属膜ＣＬを、第二のＳｉＯ２薄膜４ｃの表面が露出するまでＣＭＰによって研磨する。ＣＭＰは既存のＣＭＰ装置および条件を適用して行うことが可能である。
【００４１】
（第八ステップ）
続いて図１３に示すように、配線導体４ｅおよびビア導体４ｆを埋め込んだ第二のＳｉＯ２薄膜４ｃ上に、ＣＶＤによってＳｉＮ薄膜４ｄを形成する。ＣＶＤ装置はＳｉＯ２薄膜の形成に用いた装置と別の装置を用いても良いし、同じ装置を用いても良い。同じ装置を用いる場合は、成膜条件が異なるので、反応器内のクリーニングが必要になる。ＳｉＮ薄膜４ｄは耐水層として働き、配線層４内への水分の侵入を抑制する。ＳｉＮ薄膜４ｄは１００ｎｍ程度の厚さに形成される。このように第二ステップから第八ステップを経て配線層４が形成される。
【００４２】
（配線層５の形成）
続いて、上記の第二ステップから第四ステップを行って、図１４に示すように、配線層４のＳｉＮ薄膜４ｄ上に、配線層５を構成する第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂおよび第二のＳｉＯ２薄膜５ｃを順次形成する。成膜条件は配線層４の各層を形成したときと略同じで良い。次いで第五ステップのアニールを行い、第一のＳｉＯ２薄膜５ａ内および第二のＳｉＯ２薄膜５ｃ内の水分を除去する。アニールの条件は配線層４を形成したときと略同じで良い。このとき、除去された水分はＳｉＮ薄膜４ｄによって配線層４への侵入が抑制されているので、第一のＳｉＯ２薄膜５ａ内の水分はＳｉＯＮ薄膜５ｂを透過して第二のＳｉＯ２薄膜５ｃ内の水分とともに除去される。
【００４３】
次いで、上記の第六ステップを行って、図１５に示すように、配線導体用の溝ＭＺおよびビアホールＶＨを形成する。ＲＩＥの条件等は配線層４を形成したときと略同じで良い。なお、ビアホールＶＨは、ＳｉＯＮ薄膜５ｂと第一のＳｉＯ２薄膜５ａと、さらに配線層４のＳｉＮ薄膜４ｄを貫通して、配線層４の配線導体４ｅあるいはビア導体４ｆに達するように形成される。
【００４４】
次いで、上記の第七ステップおよび第八ステップを行って、図１６に示すように、配線層５を形成する。導電性金属膜の形成条件、ＣＭＰの条件およびＳｉＮ薄膜５ｄの成膜条件は配線層４を形成したときと略同じで良い。
【００４５】
（配線層６の形成）
続いて、上記第二ステップから第八ステップを行って配線層６を形成し、図１に示す薄膜多層配線基板１を形成する。プロセス条件は配線層５を形成したときと略同じで良い。なお、本実施形態の説明では、配線層６までであるが、さらに配線層を形成する場合は、所望の層数になるまで上記第二ステップから第八ステップを繰返す。また、図示していないが、最上層の配線層上に、薄膜多層配線基板１の配線導体と外部回路とを接続する接続パッドなどの導体を設けても良い。
【００４６】
以上のように、本発明によれば、配線層内の剥離を抑制することができる薄膜多層配線基板を得ることができる。
【産業上の利用可能性】
【００４７】
本発明は、ＬＳＩ等の半導体装置の多層配線層の他、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の半導体装置の再配線に用いられるインターポーザに適用が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の薄膜多層配線基板を模式的に示す部分断面図である。
【図２】終点検出モニターの検出結果を示すグラフである。
【図３】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図４】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図５】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図６】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図７】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図８】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図９】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１０】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１１】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１２】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１３】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１４】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１５】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１６】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【符号の説明】
【００４９】
１ 薄膜多層配線基板
２ 基板
３ 絶縁膜
４ 配線層
５ 配線層
６ 配線層
４ａ、５ａ、６ａ 第一のＳｉＯ２薄膜
４ｂ、５ｂ、６ｂ ＳｉＯＮ薄膜
４ｃ、５ｃ、６ｃ 第ニのＳｉＯ２薄膜
４ｄ、５ｄ、６ｄ ＳｉＮ薄膜
４ｅ、５ｅ、６ｅ 配線導体
４ｆ、５ｆ、６ｆ ビア導体
ＭＺ 配線導体用の溝
ＶＨ ビアホール
ＣＬ 導電性金属膜
【技術分野】
【０００１】
本発明は、ＳｉＯ２を絶縁膜とする多層配線層を有する半導体装置等の薄膜多層配線基板と、その製造方法に関するものである。
【背景技術】
【０００２】
薄膜多層配線基板は、絶縁膜を介して複数の配線層が積層されており、各配線層がビア導体によって電気的に接続されている構造を有している。このような薄膜多層配線基板の構造は化学気相成長法（ＣＶＤ法、以下ＣＶＤと略する。）等の薄膜形成プロセスによって形成される。
【０００３】
近年、ＬＳＩ等の半導体装置は、高速化を図るため、電気抵抗の小さいＣｕを配線導体に用いるようになってきた。Ｃｕを配線導体とする薄膜多層配線基板を形成する手法としては、ダマシン加工が知られている。ダマシン加工とはフォトリソグラフィおよびエッチングによって絶縁膜に所望の加工を施し、配線導体を構成する導電材料が絶縁膜へ拡散するのを阻止するバリア層および導電材料を埋め込みするためのシード層を形成し、電解メッキによって導電材料を埋め込み、化学機械研磨（以下ＣＭＰと略する。）によって不要な導電材料を除去して配線導体を形成する手法である。ダマシン加工には、配線導体をダマシン加工で形成してビア導体を別途形成するシングルダマシン加工と、配線導体とビア導体とを同時にダマシン加工で形成するデュアルダマシン加工と、がある。
【０００４】
絶縁膜にＳｉＯ２、配線導体にＣｕを用いたデュアルダマシン加工による薄膜多層基板の製造プロセスについて説明する。配線導体さらには薄膜キャパシタ等の受動素子が形成された基板上に、第一のＳｉＯ２薄膜、ＳｉＮ薄膜および第二のＳｉＯ２薄膜を順次ＣＶＤによって成膜する。次いで第二のＳｉＯ２薄膜上にフォトリソグラフィプロセスによってフォトレジストのマスクを形成し、反応性イオンエッチング（以下ＲＩＥと略する。）によって第二のＳｉＯ２薄膜の露出部分を除去して配線導体用の溝を形成し、続いてＳｉＮ薄膜および第一のＳｉＯ２薄膜を貫通して下層の配線導体に達するビアを形成する。溝およびビアを形成した面にＣｕ拡散を阻止するＴａＮ／Ｔａバリア膜およびＣｕシード層を連続してスパッタ法によって形成し、次いでＣｕ電解メッキを行い溝およびビアにＣｕを埋め込む。その後ＣＭＰによって不要なＣｕを除去して、配線導体およびビア導体を有する配線層が得られる。
【０００５】
ここで、ＳｉＮ薄膜はエッチングストップ層の機能を有する。これはＲＩＥの際にＳｉＯ２とＳｉＮとのエッチングレートの差を利用してエッチング深さを調整するか、あるいは例えばＳｉＯ２とＳｉＮとの発光強度の違いを信号としてプラズマモニタ等で読み取ることにより、加工の終了を検知するものである。なお、このようなエッチングストップ層に用いられる物質としては、他にＳｉＯＮ薄膜などがある。
【０００６】
また、ＣＶＤによりＳｉＯ２薄膜を形成する場合、熱ＣＶＤ法やテトラエトキシシラン（以下ＴＥＯＳと略する。）を原料とするプラズマＣＶＤ法が用いられる。熱ＣＶＤで形成したＳｉＯ２薄膜は引張応力しか入らないため、０．５μｍ以上の比較的厚い膜を形成すると剥離を起こすことがある。一方ＴＥＯＳを原料とするプラズマＣＶＤで形成したＳｉＯ２薄膜は、応力の制御がしやすく、圧縮応力を入れることができるため、剥離を起こすことなく比較的厚い膜を形成することができる。そのため、多層配線基板中に発生する寄生容量または寄生インダクタンス等の寄生成分を低減することができる。
【０００７】
【特許文献１】特表２００７−５０４６５２号公報
【特許文献２】特開２００４−２３５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＣＶＤにより形成したＳｉＯ２−ＳｉＮ−ＳｉＯ２薄膜は、成膜後アニール処理を行う。このアニール処理を行うと、ＳｉＯ２薄膜とＳｉＮ薄膜との間に剥離が生じることがあった。ＣＶＤで成膜したＳｉＯ２薄膜は残留不純物を含有している。そのため、アニール処理によりＳｉＯ２薄膜から残留不純物によるガスが発生する。特に原料としてＴＥＯＳを用いて形成したＳｉＯ２薄膜は大量の水分を含んでいるため、アニール処理により水分がガス化する。ＳｉＮ薄膜は水分を通しにくいので、結合の弱いＳｉＯ２／ＳｉＮ界面に水分が蓄積し、これによって剥離が引き起こされると考えられる。
【０００９】
本発明は、このような問題点を解決して、剥離の発生の少ない薄膜多層配線基板とその製造方法を提案するものである。
【課題を解決するための手段】
【００１０】
本発明では、基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板において、少なくとも一つの前記配線層が、下層の配線層上に形成された第一のＳｉＯ２薄膜と、前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、で構成されている薄膜多層配線基板を提案する。
【００１１】
また、本発明では、単層の配線基板を用意する第一ステップと、前記配線基板上に第一のＳｉＯ２薄膜を形成する第二ステップと、前記第一のＳｉＯ２薄膜の表面を窒化してＳｉＯＮ薄膜を形成する第三ステップと、前記ＳｉＯＮ薄膜上に第二のＳｉＯ２薄膜を形成する第四ステップと、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜をアニールする第五ステップと、前記第二のＳｉＯ２薄膜にエッチングによって配線導体用の溝を形成するとともに、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通するビアホールを形成する第六ステップと、前記溝および前記ビアホールに導電性金属を埋め込んで配線導体およびビア導体を形成する第七ステップと、前記第二のＳｉＯ２薄膜上にＳｉＮ薄膜を形成する第八ステップと、を有しており、その後所望の層数になるまで前記第二ステップ乃至前記第八ステップを繰返す薄膜多層配線基板の製造方法を提案する。
【００１２】
ＳｉＯＮ薄膜は、ＳｉＮ薄膜に比べて水分を通しやすい。そのため、ＳｉＯ２−ＳｉＯＮ−ＳｉＯ２の薄膜をアニール処理した場合、ＳｉＯ２薄膜中の水分が透過して抜けやすくなる。そのため、水分の蓄積による配線層内の剥離が発生しにくくなる。
【００１３】
また、本発明の薄膜多層配線基板では、各配線層間にＳｉＮ薄膜が形成されている。このＳｉＮ薄膜はリーク電流特性などの特性劣化を防止する働きを有するが、さらに水分を通しにくいという性質を有しているので、配線層内への水分の侵入を防止する効果がある。そのため、薄膜多層配線基板内に水分が侵入することによる剥離を防止することができる。
【００１４】
なお、ＳｉＯＮ薄膜は第一のＳｉＯ２薄膜を窒化して形成するので、出来上がったＳｉＯ２−ＳｉＯＮ−ＳｉＯ２の薄膜は界面での結合力に優れており、より剥離しにくくなる。また、ＳｉＯ２薄膜上にＳｉＮ薄膜を形成する場合は一旦ＣＶＤ装置の反応器内をパージする必要があるが、ＳｉＯＮ薄膜はＳｉＯ２薄膜を形成した後そのまま窒素プラズマ処理を行うことができるので、ＳｉＯ２−ＳｉＮ−ＳｉＯ２の薄膜よりも工程短縮が可能になる。
【発明の効果】
【００１５】
本発明によれば、配線層内に剥離が発生しにくく、内部に水分が侵入しにくい薄膜多層配線基板を得ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の薄膜多層配線基板に係る実施の形態を、図面に基づいて説明する。図１に示す薄膜多層配線基板１は、配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成された基板２上に、配線層４、配線層５および配線層６が順次積層されている。
【００１７】
配線層４は、第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜４ｃ内に埋め込まれた配線導体４ｅと、該配線導体４ｅと基板２上の配線導体ＳＣまたは薄膜ＭＩＭキャパシタＣＡＰの上部電極とを接続するビア導体４ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜４ｄが形成されている。
【００１８】
配線層５は、第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂおよび第二のＳｉＯ２薄膜５ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜５ｃ内に埋め込まれた配線導体５ｅと、第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂ、第二のＳｉＯ２薄膜５ｃおよび配線層４のＳｉＮ薄膜４ｄを貫通して該配線導体５ｅと配線層４の配線導体４ｅとを接続するビア導体５ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜５ｄが形成されている。
【００１９】
配線層６は、第一のＳｉＯ２薄膜６ａ、ＳｉＯＮ薄膜６ｂおよび第二のＳｉＯ２薄膜６ｃが順次積層されて絶縁膜を構成しており、第二のＳｉＯ２薄膜６ｃ内に埋め込まれた配線導体６ｅと、第一のＳｉＯ２薄膜６ａ、ＳｉＯＮ薄膜６ｂ、第二のＳｉＯ２薄膜６ｃおよび配線層５のＳｉＮ薄膜５ｄを貫通して該配線導体６ｅと配線層５の配線導体５ｅとを接続するビア導体６ｆと、を有しており、さらに耐水層となるＳｉＮ薄膜６ｄが形成されている。
【００２０】
基板２は、Ｓｉウェハ等の半導体基板や、Ａｌ２Ｏ３等の絶縁性基板が用いられる。基板２としてＳｉウェハ等の半導体基板が用いられる場合、配線導体等を形成する面に酸化膜３を形成して絶縁性を持たせる。この酸化膜３上に配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成されることにより、薄膜多層配線基板１のベースとなる回路基板が形成される。
【００２１】
配線層４の第一のＳｉＯ２薄膜４ａは、基板２上の配線導体ＳＣや薄膜ＭＩＭキャパシタＣＡＰを埋め込むと同時に、配線層４の配線導体４ｅとの絶縁性を持たせるため、また、寄生成分の低減のため、例えば０．５μｍを超えるような厚めの膜に形成する必要がある。そのため第一のＳｉＯ２薄膜４ａは、好ましくはＴＥＯＳを原料とするＣＶＤによって形成される。
【００２２】
配線層４のＳｉＯＮ薄膜４ｂは、エッチングストップ層としての役割を有している。ＲＩＥによる加工時のプラズマ発光状態を終点検出モニターで観察すると、図２のグラフのように、ＳｉＯＮ薄膜に達したときにピークが検出される。このピークを検出したときにエッチングを終了すれば良い。ＳｉＯＮ薄膜４ｂは、第一のＳｉＯ２薄膜４ａの表面を窒素プラズマ処理で窒化することによって形成される。この場合、ＣＶＤ装置の反応器内をクリーニングする必要はなく、第一のＳｉＯ２薄膜４ａを形成した後そのままの状態で窒素プラズマ処理を行うことができる。そのため、エッチングストップ層としてＳｉＮ薄膜を用いる場合に比べて工程を短縮することができる。また、ＳｉＯＮ薄膜４ｂは、第一のＳｉＯ２薄膜４ａの表面を窒化して形成したものなので、ＳｉＯＮ薄膜４ｂと第一のＳｉＯ２薄膜４ａとの密着性は比較的高いものとなる。
【００２３】
配線層４の第二のＳｉＯ２薄膜４ｃは、配線導体４ｅを埋め込む部分である。そのため、厚さは配線導体４ｅの厚さ分以上あれば良い。第二ＳｉＯ２薄膜４ｃの成膜条件は第一のＳｉＯ２薄膜４ａの成膜条件と略同じであっても良いし、適宜条件を変えても良い。第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃの成膜は、ＣＶＤ装置の反応器内のクリーニングを行わずに一貫して行うことができる。
【００２４】
第一のＳｉＯ２薄膜４ａ、ＳｉＯＮ薄膜４ｂおよび第二のＳｉＯ２薄膜４ｃを形成した後、アニール処理を行う。このとき第一のＳｉＯ２薄膜４ａおよび第二のＳｉＯ２薄膜４ｃに含まれている水分が抜ける。ここで、ＳｉＯＮ薄膜４ｂはＳｉＮ薄膜に比べて水分を通しやすいので、第一のＳｉＯ２薄膜４ａとＳｉＯＮ薄膜４ｂの界面で水分が蓄積されにくくなり、剥離が生じにくくなる。
【００２５】
配線層４の配線導体４ｅおよびビア導体４ｆは、ダマシン加工によって第二のＳｉＯ２薄膜４ｃ内に埋め込まれて形成される。配線導体４ｅおよびビア導体４ｆの材料としてはＣｕやＡｌが用いられる。なお、図示していないが、配線導体４ｅおよびビア導体４ｆの下地として、配線層４へのＣｕの拡散を阻止するＴａＮ／Ｔａバリア膜および電解Ｃｕメッキ時の通電に用いるＣｕシード層等が形成されている。ビア導体４ｆは、ＳｉＯＮ薄膜４ｂおよび第一のＳｉＯ２薄膜４ａを貫通して、下層の配線導体ＳＣあるいは薄膜ＭＩＭキャパシタＣＡＰの上部電極に電気的に接続される。
【００２６】
配線層４のＳｉＮ薄膜４ｄは、耐水層としての役割を有している。配線層４を形成した後、その上にさらに配線層を形成する場合、配線層４上にＳｉＯ２薄膜が形成される。そのときこのＳｉＯ２薄膜に含まれる水分が配線層４に侵入するのを、ＳｉＮ薄膜４ｄによって防止することができる。
【００２７】
配線層５および配線層６の構成は、配線導体とビア導体のパターンが異なる点以外は配線層４と略同じである。なお、配線層５のビア導体５ｆは、ＳｉＯＮ薄膜５ｂと第一のＳｉＯ２薄膜５ａさらには配線層４のＳｉＮ薄膜４ｄを貫通して、配線層４の配線導体４ｅあるいはビア導体４ｆと電気的に接続するように形成される。また、配線層６のビア導体６ｆは、ＳｉＯＮ薄膜６ｂと第一のＳｉＯ２薄膜６ａさらには配線層５のＳｉＮ薄膜５ｄを貫通して、配線層５の配線導体５ｅあるいはビア導体４５と電気的に接続するように形成される。
【００２８】
次に、本発明の薄膜多層配線基板の製造プロセスについて説明する。ここではＳｉウェハを基板として、その上に配線層を積み重ねた薄膜多層配線基板を例にとって説明する。なお、各薄膜の厚さや形成条件等は、以下のプロセス条件に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
【００２９】
（第一ステップ）
まず、単層の配線基板を用意する。図３に示す単層の配線基板は、表面に絶縁膜３を形成したＳｉ基板２上に配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰが形成されている。ベースとなる単層の配線基板は、このようにキャパシタ等の受動素子を有していても良いし、無くても良い。また、図３に示す単層の配線基板は片面に配線導体が形成された片面基板であるが、両面に配線導体が形成された両面基板でも良い。
【００３０】
（第二ステップ）
続いて図４に示すように、ＴＥＯＳを原料としたプラズマＣＶＤによって、第一のＳｉＯ２薄膜４ａを形成する。第一のＳｉＯ２薄膜４ａは、下層の配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰを完全に覆うと同時に、上層の配線層との絶縁を確保するため、比較的厚く形成される。例えば配線導体ＳＣの厚さが２５０ｎｍ、薄膜ＭＩＭキャパシタＣＡＰの高さが７００ｎｍであった場合、第一のＳｉＯ２薄膜４ａの厚さを３μｍ程度の厚さに形成する。
【００３１】
（第三ステップ）
続いて図５に示すように、第一のＳｉＯ２薄膜４ａ上にＳｉＯＮ薄膜４ｂを形成する。ＳｉＯＮ薄膜４ｂの形成は、第一のＳｉＯ２薄膜４ａを形成した後プラズマＣＶＤ装置の反応器から基板２を取り出さないで、続けて行われる。第一のＳｉＯ２薄膜４ａを形成した後窒素プラズマを放電させて、第一のＳｉＯ２薄膜４ａの表面を窒化させる。窒化させた部分がＳｉＯＮ薄膜４ｂとなる。ＳｉＯＮ薄膜４ｂはエッチングストップ層としての役割を果たせば良いので、厚さは２〜５ｎｍ程度で良い。
【００３２】
（第四ステップ）
続いて図６に示すように、ＳｉＯＮ薄膜４ｂ上に第二のＳｉＯ２薄膜４ｃを形成する。第二のＳｉＯ２薄膜４ｃの形成は、ＳｉＯＮ薄膜４ｂを形成した後プラズマＣＶＤ装置の反応器から基板２を取り出さないで、続けて行われる。第二のＳｉＯ２薄膜４ｃの成膜は第一のＳｉＯ２薄膜４ａと略同じ成膜条件で行っても良いし、適宜条件を変えて行っても良い。第二のＳｉＯ２薄膜４ｃの厚さはこの後形成する配線導体の厚さ分あれば良い。
【００３３】
（第五ステップ）
第ニのＳｉＯ２薄膜４ｃを形成した後、アニールを行う。アニールは急加熱アニール（ＲＴＡ）によって例えば６００℃、３０分の条件で行われる。このアニールによって第一のＳｉＯ２薄膜４ａおよび第二のＳｉＯ２薄膜４ｃに含まれる水分を除去する。ＳｉＯＮ薄膜４ｂは水分を透過しやすいので、第一のＳｉＯ２薄膜４ａに含まれる水分は、ＳｉＯＮ薄膜４ｂを透過して除去される。
【００３４】
（第六ステップ）
続いて図７に示すように、第二のＳｉＯ２薄膜４ｃ上にフォトレジストＲＧ１によって配線導体のパターニングを行う。まず、第二のＳｉＯ２薄膜４ｃ上の全面にフォトレジストＲＧ１を塗布する。次いで配線導体パターンが形成されたマスクを通して露光し、現像してエッチングする部分のフォトレジストＲＧ１を除去する。
【００３５】
次いで、ＲＩＥによって第二のＳｉＯ２薄膜４ｃをエッチングする。プラズマがＳｉＯＮ薄膜４ｂに達して発光強度のピークが終点検出モニターで検出されたらエッチングを終了する。エッチング終了後、残ったフォトレジストＲＧ１を除去すると、図８に示すように、配線導体用の溝ＭＺが形成される。
【００３６】
次いで図９に示すように、フォトレジストＲＧ２によってビアのパターニングを行う。まず、第二のＳｉＯ２薄膜４ｃ上の全面にフォトレジストＲＧ２を塗布する。次いでビアのパターンが形成されたマスクを通して露光し、現像してエッチングする部分のフォトレジストＲＧ２を除去する。
【００３７】
次いで、ＲＩＥによってＳｉＯＮ薄膜４ｂおよび第一のＳｉＯ２薄膜４ａをエッチングする。下層の配線導体ＳＣおよび薄膜ＭＩＭキャパシタＣＡＰの上部電極まで達したらエッチングを終了する。エッチング終了後、残ったフォトレジストＲＧ２を除去すると、図１０に示すように、ビアホールＶＨが形成される。なお、デュアルダマシン加工では、溝ＭＺを先に形成するＴｒｅｎｃｈ−ｆｉｒｓｔ手法と、ビアホールＶＨを先に形成するＶｉａ−ｆｉｒｓｔ手法と、がある。ここではＴｒｅｎｃｈ−ｆｉｒｓｔ手法を用いたが、本発明ではどちらの手法も適用可能である。
【００３８】
（第七ステップ）
続いて、溝ＭＺおよびビアホールＶＨが形成された加工面の全面に、スパッタ法によって図示しないＴａＮ／Ｔａバリア膜を形成する。このＴａＮ／Ｔａバリア膜はＣｕのＳｉＯ２への拡散を抑制する働きを有している。なお、Ｃｕの拡散を抑制する働きを有しているものであれば、ＴａＮ／Ｔａ以外の材料を用いても良い。続いてＴａＮ／Ｔａバリア膜上にスパッタ法によって図示しないＣｕシード層を形成する。このＣｕシード層は、この後行う電解Ｃｕメッキの通電層としての働きを有する。
【００３９】
次いで、電解Ｃｕメッキを行い、図１１に示すように、Ｃｕシード層上にＣｕを析出させて導電性金属膜ＣＬを形成する。この導電性金属膜ＣＬによって溝ＭＺ内およびビアホールＶＨ内に導電性金属を充填する。溝ＭＺの部分、ビアホールＶＨの部分および第二のＳｉＯ２薄膜４ｃ表面でＣｕの析出の仕方が異なるので、導電性金属膜ＣＬの表面には凹凸が形成される。この場合、導電性金属膜ＣＬの凹凸の最も低い部分の高さが、第二のＳｉＯ２薄膜４ｃの表面の位置より高くなるまでＣｕを析出させる。
【００４０】
次いで図１２に示すように、余分なＣｕを除去して配線導体４ｅおよびビア導体４ｆを形成する。導電性金属膜ＣＬを、第二のＳｉＯ２薄膜４ｃの表面が露出するまでＣＭＰによって研磨する。ＣＭＰは既存のＣＭＰ装置および条件を適用して行うことが可能である。
【００４１】
（第八ステップ）
続いて図１３に示すように、配線導体４ｅおよびビア導体４ｆを埋め込んだ第二のＳｉＯ２薄膜４ｃ上に、ＣＶＤによってＳｉＮ薄膜４ｄを形成する。ＣＶＤ装置はＳｉＯ２薄膜の形成に用いた装置と別の装置を用いても良いし、同じ装置を用いても良い。同じ装置を用いる場合は、成膜条件が異なるので、反応器内のクリーニングが必要になる。ＳｉＮ薄膜４ｄは耐水層として働き、配線層４内への水分の侵入を抑制する。ＳｉＮ薄膜４ｄは１００ｎｍ程度の厚さに形成される。このように第二ステップから第八ステップを経て配線層４が形成される。
【００４２】
（配線層５の形成）
続いて、上記の第二ステップから第四ステップを行って、図１４に示すように、配線層４のＳｉＮ薄膜４ｄ上に、配線層５を構成する第一のＳｉＯ２薄膜５ａ、ＳｉＯＮ薄膜５ｂおよび第二のＳｉＯ２薄膜５ｃを順次形成する。成膜条件は配線層４の各層を形成したときと略同じで良い。次いで第五ステップのアニールを行い、第一のＳｉＯ２薄膜５ａ内および第二のＳｉＯ２薄膜５ｃ内の水分を除去する。アニールの条件は配線層４を形成したときと略同じで良い。このとき、除去された水分はＳｉＮ薄膜４ｄによって配線層４への侵入が抑制されているので、第一のＳｉＯ２薄膜５ａ内の水分はＳｉＯＮ薄膜５ｂを透過して第二のＳｉＯ２薄膜５ｃ内の水分とともに除去される。
【００４３】
次いで、上記の第六ステップを行って、図１５に示すように、配線導体用の溝ＭＺおよびビアホールＶＨを形成する。ＲＩＥの条件等は配線層４を形成したときと略同じで良い。なお、ビアホールＶＨは、ＳｉＯＮ薄膜５ｂと第一のＳｉＯ２薄膜５ａと、さらに配線層４のＳｉＮ薄膜４ｄを貫通して、配線層４の配線導体４ｅあるいはビア導体４ｆに達するように形成される。
【００４４】
次いで、上記の第七ステップおよび第八ステップを行って、図１６に示すように、配線層５を形成する。導電性金属膜の形成条件、ＣＭＰの条件およびＳｉＮ薄膜５ｄの成膜条件は配線層４を形成したときと略同じで良い。
【００４５】
（配線層６の形成）
続いて、上記第二ステップから第八ステップを行って配線層６を形成し、図１に示す薄膜多層配線基板１を形成する。プロセス条件は配線層５を形成したときと略同じで良い。なお、本実施形態の説明では、配線層６までであるが、さらに配線層を形成する場合は、所望の層数になるまで上記第二ステップから第八ステップを繰返す。また、図示していないが、最上層の配線層上に、薄膜多層配線基板１の配線導体と外部回路とを接続する接続パッドなどの導体を設けても良い。
【００４６】
以上のように、本発明によれば、配線層内の剥離を抑制することができる薄膜多層配線基板を得ることができる。
【産業上の利用可能性】
【００４７】
本発明は、ＬＳＩ等の半導体装置の多層配線層の他、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の半導体装置の再配線に用いられるインターポーザに適用が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の薄膜多層配線基板を模式的に示す部分断面図である。
【図２】終点検出モニターの検出結果を示すグラフである。
【図３】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図４】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図５】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図６】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図７】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図８】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図９】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１０】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１１】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１２】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１３】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１４】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１５】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【図１６】本発明の薄膜多層配線基板の製造プロセスを示す図である。
【符号の説明】
【００４９】
１ 薄膜多層配線基板
２ 基板
３ 絶縁膜
４ 配線層
５ 配線層
６ 配線層
４ａ、５ａ、６ａ 第一のＳｉＯ２薄膜
４ｂ、５ｂ、６ｂ ＳｉＯＮ薄膜
４ｃ、５ｃ、６ｃ 第ニのＳｉＯ２薄膜
４ｄ、５ｄ、６ｄ ＳｉＮ薄膜
４ｅ、５ｅ、６ｅ 配線導体
４ｆ、５ｆ、６ｆ ビア導体
ＭＺ 配線導体用の溝
ＶＨ ビアホール
ＣＬ 導電性金属膜
【特許請求の範囲】
【請求項１】
基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板において、
少なくとも一つの前記配線層は、
下層の配線層上に形成された第一のＳｉＯ２薄膜と、
前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、
前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、
前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、
前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、
前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、
で構成されていることを特徴とする薄膜多層配線基板。
【請求項２】
基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板の製造方法において、
単層の配線基板を用意する第一ステップと、
前記配線基板上に第一のＳｉＯ２薄膜を形成する第二ステップと、
前記第一のＳｉＯ２薄膜の表面を窒化してＳｉＯＮ薄膜を形成する第三ステップと、
前記ＳｉＯＮ薄膜上に第二のＳｉＯ２薄膜を形成する第四ステップと、
前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜をアニールする第五ステップと、
前記第二のＳｉＯ２薄膜にエッチングによって配線導体用の溝を形成するとともに、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通するビアホールを形成する第六ステップと、
前記溝および前記ビアホールに導電性金属を埋め込んで配線導体およびビア導体を形成する第七ステップと、
前記第二のＳｉＯ２薄膜上にＳｉＮ薄膜を形成する第八ステップと、
を有しており、その後所望の層数になるまで前記第二ステップ乃至前記第八ステップを繰返す
ことを特徴とする薄膜多層配線基板の製造方法。
【請求項１】
基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板において、
少なくとも一つの前記配線層は、
下層の配線層上に形成された第一のＳｉＯ２薄膜と、
前記第一のＳｉＯ２薄膜上に形成されたＳｉＯＮ薄膜と、
前記ＳｉＯＮ薄膜上に形成された第二のＳｉＯ２薄膜と、
前記第二のＳｉＯ２薄膜に埋め込まれて形成された配線導体と、
前記配線導体と接続しかつ前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通して前記下層の配線層の配線導体と電気的に接続するビア導体と、
前記第二のＳｉＯ２薄膜上に形成されたＳｉＮ薄膜と、
で構成されていることを特徴とする薄膜多層配線基板。
【請求項２】
基板上に絶縁膜を介して複数の配線層が積層して形成され、各々の前記配線層が互いにビア導体で電気的に接続されている薄膜多層配線基板の製造方法において、
単層の配線基板を用意する第一ステップと、
前記配線基板上に第一のＳｉＯ２薄膜を形成する第二ステップと、
前記第一のＳｉＯ２薄膜の表面を窒化してＳｉＯＮ薄膜を形成する第三ステップと、
前記ＳｉＯＮ薄膜上に第二のＳｉＯ２薄膜を形成する第四ステップと、
前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜をアニールする第五ステップと、
前記第二のＳｉＯ２薄膜にエッチングによって配線導体用の溝を形成するとともに、前記第一のＳｉＯ２薄膜、前記ＳｉＯＮ薄膜および前記第二のＳｉＯ２薄膜を貫通するビアホールを形成する第六ステップと、
前記溝および前記ビアホールに導電性金属を埋め込んで配線導体およびビア導体を形成する第七ステップと、
前記第二のＳｉＯ２薄膜上にＳｉＮ薄膜を形成する第八ステップと、
を有しており、その後所望の層数になるまで前記第二ステップ乃至前記第八ステップを繰返す
ことを特徴とする薄膜多層配線基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１２３９０４（Ｐ２０１０−１２３９０４Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９８８２８（Ｐ２００８−２９８８２８）
【出願日】平成２０年１１月２１日（２００８．１１．２１）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月２１日（２００８．１１．２１）
【出願人】（０００２０４２８４）太陽誘電株式会社 (964)
【Ｆターム（参考）】
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