半導体装置およびその製造方法
【課題】ＭＩＭ構造のキャパシタを含む半導体装置において、安定した容量値を与える。
【解決手段】半導体装置１００は、基板（不図示）上に形成された絶縁膜１５４、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタ２００とを含む。第１の電極および第２の電極は、それぞれ、基板の積層方向において、他の領域３００に形成されたビア１３０および当該ビア上に当該ビアに接続して設けられた配線１３２が形成された層にわたって延在する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。
【解決手段】半導体装置１００は、基板（不図示）上に形成された絶縁膜１５４、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタ２００とを含む。第１の電極および第２の電極は、それぞれ、基板の積層方向において、他の領域３００に形成されたビア１３０および当該ビア上に当該ビアに接続して設けられた配線１３２が形成された層にわたって延在する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、ＭＩＭキャパシタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、キャパシタ素子においては、従来のＭＯＳ型キャパシタに比し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが利用されるようになっている。また、このようなＭＩＭキャパシタをロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、ＭＩＭキャパシタの構造やプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、ＭＩＭキャパシタの電極をデバイス領域の多層配線構造と同様の手法で製造するプロセスが開発されている。
【０００３】
特許文献１（特開２００６−２６１４５５号公報）には、櫛形電極を有するＭＩＭキャパシタの構成が記載されている。また、特許文献２（特表２００３−５３６２７１号公報）には、導電性ビア間に静電容量が形成されたアレイコンデンサ構造が記載されている。
【特許文献１】特開２００６−２６１４５５号公報
【特許文献２】特表２００３−５３６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１や特許文献２に記載された構成の半導体装置には以下のような問題があった。図１０および図１１を参照して説明する。
図１０に示すように、半導体装置１０は、ＭＩＭキャパシタ１２を含む。ＭＩＭキャパシタ１２は、複数の第１の上層電極配線２２と、複数の第２の上層電極配線３２とが互い違いに配置された構成を有する。複数の第１の上層電極配線２２は、一端で第１の電位供給配線２６に接続される。第１の電位供給配線２６と複数の第１の上層電極配線２２とは、第１の上層電極配線２２を櫛歯とする櫛形形状を有する。複数の第２の上層電極配線３２は、一端で第２の電位供給配線３６に接続される。第２の電位供給配線３６と複数の第２の上層電極配線３２とは、第２の上層電極配線３２を櫛歯とする櫛形形状を有する。
【０００５】
図１１は、ＭＩＭキャパシタ１２の第１の上層電極配線２２および第２の上層電極配線３２をビアファースト方式のデュアルダマシン法で製造する場合の工程断面図である。図１１は、図１０のＣ−Ｃ’ 断面図に該当する。半導体装置１０は、基板（不図示）上に形成された絶縁層５０、エッチング阻止膜５２、および絶縁膜５４を含む。ここで、絶縁層５０には、第１の下層電極配線２４および第２の下層電極配線３４が形成されている。
【０００６】
まず、絶縁膜５４に複数のビアホール６０を形成する（図１１（ａ））。次いで、絶縁膜５４上に配線溝形成用レジスト膜７０を形成する（図１１（ｂ））。配線溝形成用レジスト膜７０には、ＭＩＭキャパシタ１２の第１の上層電極配線２２、第２の上層電極配線３２、第１の電位供給配線２６、および第２の電位供給配線３６に対応する位置に配線溝形成用開口部６６が形成される。しかし、このとき、目ズレにより、配線溝形成用開口部６６が、ビアホール６０に対してずれることがある。その場合、配線溝６４もビアホール６０に対してずれて形成される（図１１（ｃ））。図１１（ｃ）には、比較のために、ビアホール６０に対してずれることなく形成された場合の配線溝６４を破線で示す。配線溝６４がビアホール６０に対してずれることなく形成された場合、隣接する配線溝間の間隔はｄ３となる。一方、配線溝６４がビアホール６０に対してずれて形成されると、配線溝幅は、ビアホール６０からずれた分だけ広くなり、隣接する配線溝間の間隔はｄ２（ｄ２＜ｄ３）となる。この後、配線溝６４とビアホール６０内に導電材料を埋め込み、第１のビア２０、第１の上層電極配線２２、第２のビア３０、および第２の上層電極配線３２を形成する（図１１（ｄ））。
【０００７】
しかし、配線溝６４がビアホール６０に対してずれて形成されると、第１の上層電極配線２２および第２の上層電極配線３２の配線幅が設計値に比べて広くなり、第１の上層電極配線２２と第２の上層電極配線３２との間の幅が図示したようにｄ２となり、設計値のｄ３よりも狭くなる。これにより、ＭＩＭキャパシタ１２の容量値が設計したものと異なってしまい、安定した容量値を与えることができない。
【課題を解決するための手段】
【０００８】
本発明によれば、
基板と、
前記基板上に形成された絶縁膜、ならびに同層に形成されるとともに、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタと、
前記絶縁膜中に形成され、前記第１の電極に電気的に接続され、当該第１の電極に第１の電位を供給するための第１の電位供給配線と、
前記絶縁膜中に形成され、前記第２の電極に電気的に接続され、当該第２の電極に第２の電位を供給するための第２の電位供給配線と、
を含み、
前記第１の電極および前記第２の電極は、それぞれ、前記基板の積層方向において、他の領域に形成されたビアおよび当該ビア上に当該ビアに接続して設けられた配線が形成された層にわたって延在する第１の高アスペクトビアおよび第２の高アスペクトビアにより構成された半導体装置が提供される。
【０００９】
本発明によれば、
前記絶縁膜にビアホールを形成する工程と、前記絶縁膜の当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を形成する工程の後、前記デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程と、
を含み、
前記デュアルダマシン配線溝を形成する工程の前記ビアホールを形成する工程において、第１のビアホールと第２のビアホールとを形成し、
前記デュアルダマシン配線溝を形成する工程の配線溝を形成する工程において、前記第１のビアホールの少なくとも一部および前記第２のビアホールの少なくとも一部をそれぞれレジスト膜で覆った状態で、前記配線溝を形成し、
前記デュアルダマシン配線を形成する工程において、前記第１のビアホールおよび前記第２のビアホールも前記導電性材料で埋め込み、少なくとも前記第１のビアホールの前記少なくとも一部を埋め込んで形成された第１の電極、および前記第２のビアホールの前記少なくとも一部を埋め込んで形成された第２の電極、および前記絶縁膜により構成されたＭＩＭキャパシタを形成する半導体装置の製造方法が提供される。
【００１０】
この構成によれば、ＭＩＭキャパシタを構成する電極を、第１の高アスペクトビアおよび第２の高アスペクトビアで構成するので、ビア上に配線を形成した場合に生じる目ズレを防ぐことができる。これにより、電極間の距離を一定にすることができ、ＭＩＭキャパシタの容量値を設計値と一致するようにすることができ、安定した容量値を与えることができる。また、ＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命の低下を防ぐことができる。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ＭＩＭ構造のキャパシタを含む半導体装置において、安定した容量値を与えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態における半導体装置の構成を示す平面図である。図２は、本実施の形態における半導体装置の断面図である。図２（ａ）には、図１のＡ−Ａ’ 断面およびＢ−Ｂ’断面を示す。図２（ｂ）には、図１のＡ−Ａ’ 断面および半導体装置１００の他の領域の断面を示す。
【００１５】
半導体装置１００は、基板（不図示）と、基板上に形成された絶縁層１５０、エッチング阻止膜１５２、および絶縁膜１５４と、基板上に形成されたＭＩＭキャパシタ２００とを含む。ＭＩＭキャパシタ２００は、第１の電極２０２と第２の電極２０４とを含み、これらの間に存在する絶縁膜を容量膜として構成される。絶縁層１５０、エッチング阻止膜１５２、および絶縁膜１５４は、たとえば、通常ロジック領域等の多層配線構造で用いられる絶縁膜やエッチング阻止膜と同じ材料により構成することができる。絶縁層１５０および絶縁膜１５４は、たとえばシリコン酸化膜や低誘電率膜等により構成することができる。
【００１６】
本実施の形態において、第１の電極２０２および第２の電極２０４は、それぞれ、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。
【００１７】
他の領域３００において、絶縁層１５０には下層配線１３４が形成され、絶縁膜１５４およびエッチング阻止膜１５２にはビア１３０が形成され、絶縁膜１５４には上層配線１３２が形成されている。ここで、ビア１３０と上層配線１３２とは、デュアルダマシン法により形成されたデュアルダマシン配線とすることができる。他の領域３００は、たとえば、ＭＩＭキャパシタ２００が形成される領域の周囲に配置される周辺回路とすることもでき、また、たとえば、トランジスタと、そのトランジスタの上に多層配線構造が形成されたロジック領域とすることができる。本実施の形態において、ＭＩＭキャパシタ２００の配線やビアは、他の領域３００の多層配線構造の配線やビアと同時に同工程で形成することができる。配線やビアは、たとえば、銅を主成分とする配線材料と、当該配線材料の側壁および底面に形成されたバリアメタル膜とにより構成することができる。さらに、後述するように、第１の電位供給配線１１２や第２の電位供給配線１２２を第１の高アスペクトビア１１０や第２の半導体チップ１２０と同層に形成する場合、他の領域３００は、第１の電位供給配線１１２や第２の電位供給配線１２２が形成される領域とすることもできる。
【００１８】
第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、それぞれ、基板の積層方向において、他の領域３００でビア１３０が形成された層と上層配線１３２（配線）が形成された層とにわたって延在する。また、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、それぞれ、平面視で、第１の方向（図１における縦方向）に延在するスリットビアにより構成される。
【００１９】
半導体装置１００は、さらに、絶縁膜１５４中に形成され、第１の高アスペクトビア１１０に電気的に接続され、第１の高アスペクトビア１１０に第１の電位を供給するための第１の電位供給配線１１２と、絶縁膜１５４中に形成され、第２の高アスペクトビア１２０に電気的に接続され、第２の高アスペクトビア１２０に第２の電位を供給するための第２の電位供給配線１２２と、をさらに含む。
【００２０】
図１に示すように、ＭＩＭキャパシタ２００は、それぞれ第１の方向（図中縦方向）に延在するスリットビアである複数の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とを含み、これらの第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とは、第１の方向と直交する第２の方向（図中横方向）に沿って互い違いに配置される。平面視において、第１の電位供給配線１１２は、第１の高アスペクトビア１１０の端部に第２の方向に沿って形成され、第１の電位供給配線１１２と複数の第１の高アスペクトビア１１０とは、複数の第１の高アスペクトビア１１０を櫛歯とする櫛形形状を有する。また、平面視において、第２の電位供給配線１２２は、第２の高アスペクトビア１２０の端部に第２の方向に沿って形成され、第２の電位供給配線１２２と複数の第２の高アスペクトビア１２０とは、複数の第１の高アスペクトビア１１０を櫛歯とする櫛形形状を有する。本実施の形態において、ＭＩＭキャパシタ２００は、第１の電位供給配線１１２と第１の高アスペクトビア１１０により構成される櫛形形状と、第２の電位供給配線１２２と第２の高アスペクトビア１２０により構成される櫛形形状とが入れ子状に配置された構成となっている。第１の電位と第２の電位のいずれか一方を接地電位、他方を電源電位とすることができる。
【００２１】
図２（a）および図２（ｂ）に示すように、本実施の形態において、第１の電位供給配線１１２は、基板の積層方向において、第１の高アスペクトビア１１０が延在する領域のうち、他の領域３００で上層配線１３２が形成された層と同水準に設けられる。また、本実施の形態において、第２の電位供給配線１２２は、基板の積層方向において、第１の電位供給配線１１２と同水準に設けられる。すなわち、後述するように、本実施の形態において、第１の高アスペクトビア１１０、第２の高アスペクトビア１２０、第１の電位供給配線１１２、および第２の電位供給配線１２２は、同一工程のビアファースト方式のデュアルダマシン法で形成される。ここで、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、ビアファースト方式のデュアルダマシン法の工程において、ビアホールのみを形成して配線溝を形成しないようにすることにより形成される。
【００２２】
次に、本実施の形態における半導体装置１００のＭＩＭキャパシタ２００の製造手順を説明する。図３は、本実施の形態における半導体装置１００の工程断面図である。図３は、図２（ａ）に示したのと同様の半導体装置１００の断面部分を示す。図４は、本実施の形態における半導体装置１００の製造工程における平面図である。
【００２３】
本実施の形態において、半導体装置１００の製造方法は、絶縁膜１５４にビアホールを形成する工程と、絶縁膜１５４膜に当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、デュアルダマシン配線溝を形成する工程の後、デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程とを含む。
【００２４】
まず、絶縁膜１５４上にビアホール形成用レジスト膜１７０を形成し、ビアホール形成用レジスト膜１７０をマスクとして絶縁膜１５４をエッチングし、絶縁膜１５４に第１のビアホール１６０および第２のビアホール１６１を形成する。図４（ａ）は、絶縁膜１５４にビアホール１６０を形成するために用いるビアホール形成用レジスト膜１７０の構成を示す。ビアホール形成用レジスト膜１７０には、ＭＩＭキャパシタ２００の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０に対応する位置にビアホール形成用開口部１６２が形成されている。
【００２５】
図３（ａ）は、絶縁膜１５４に第１のビアホール１６０および第２のビアホール１６１が形成された構成を示す。ここで、第１のビアホール１６０および第２のビアホール１６１は、デュアルダマシン配線溝のビアホールと配線溝とが形成される層にわたって延在して形成される。図示していないが、このとき、図２（ｂ）を参照して説明した他の領域３００におけるビア１３０を形成するためのビアホールも形成される。
【００２６】
つづいて、絶縁膜１５４上に配線溝形成用レジスト膜１７２を形成する。図４（ｂ）は、絶縁膜１５４に配線溝１６４を形成するために用いる配線溝形成用レジスト膜１７２の構成を示す。配線溝形成用レジスト膜１７２には、半導体装置１００の第１の電位供給配線１１２と第２の電位供給配線１２２に対応する位置に配線溝形成用開口部１６６が形成されている。このとき、第１のビアホール１６０の端部以外の領域、および第２のビアホール１６１の端部以外の領域は、配線溝形成用レジスト膜１７２で覆われている。このような配線溝形成用レジスト膜１７２をマスクとして絶縁膜１５４をエッチングし、絶縁膜１５４に配線溝１６４を形成する。図示していないが、このとき、第２の電位供給配線１２２を形成するための配線溝、および図２（ｂ）を参照して説明した他の領域３００における上層配線１３２を形成するための配線溝も形成される。
【００２７】
この後、第１のビアホール１６０および第２のビアホール１６１等のビアホール、配線溝１６４等の配線溝を導電材料で埋め込む。導電材料の埋め込みは、通常のデュアルダマシン法における配線形成と同様とすることができ、まずバリアメタル膜を形成し、その後に配線材料でビアホールおよび配線溝を埋め込み、ビアホールおよび配線溝外部に露出した導電材料を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）で除去して形成することができる。これにより、図２に示したように、第１の高アスペクトビア１１０、第２の高アスペクトビア１２０、第１の電位供給配線１１２が形成される。また、同時に、第２の電位供給配線１２２、他の領域３００のビア１３０および上層配線１３２も形成される。
【００２８】
本実施の形態において、ＭＩＭキャパシタ２００を構成する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程において、配線溝を形成しないことにより形成される。そのため、ビア上に配線を形成した場合に生じる目ズレを防ぐことができる。これにより、電極間の距離を一定にすることができ、ＭＩＭキャパシタ２００の容量値を設計値と一致するようにすることができ、安定した容量値を与えることができる。また、ＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命の低下を防ぐことができる。
【００２９】
図５は、図１および図２に示したＭＩＭキャパシタ２００の構成の変形例を示す図である。
ここで、第１の電極２０２および第２の電極２０４は、複数層にわたって形成することができる。
たとえば、ここでは、第１の電極２０２は、３層にわたって積層された第１の高アスペクトビア１１０により構成することができる。また、第２の電極２０４も、３層にわたって形成された第２の高アスペクトビア１２０により構成することができる。第１の電位供給配線１１２は、最上層の第１の高アスペクトビア１１０と同層にのみ設けることができる。また、第２の電位供給配線１２２は、最上層の第２の高アスペクトビア１２０と同層にのみ設けることができる。また、第１の電位供給配線１１２と第２の電位供給配線１２２とは、異なる層にも設けることもできる。
【００３０】
このような積層構造とした場合、上下に形成されるビア間での目ズレも生じ得る。図６は、この例を示す図である。第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、下方ほどビア径が小さい順テーパー形状の断面を有する。そのため、上のビアの底面が下のビアの上面からはみ出すほど目ズレが生じなければ、隣接する第１の高アスペクトビア１１０と第２の高アスペクトビア１２０との間の距離はｄ１となり、一定にすることができる。これにより、容量値および耐圧への影響をほとんどなくすことができる。また、上のビアの底面が下のビアの上面からはみ出した場合でも、エッチング阻止膜１５２が配置されているため、上のビアと下のビアとの重なり厚さがエッチング阻止膜１５２により薄くなるように制御され、容量値と耐圧に与える影響を大幅に低減することができる。
【００３１】
図７は、図１に示した半導体装置１００の他の例を示す図である。
この例では、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０の下層に、それぞれ第１の電極配線１１４と第２の電極配線１２４とが設けられる。図８は、図７の平面図である。図８（ａ）および図８（ｂ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図が図７に該当する。図８（ａ）では、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０がそれぞれスリットビアで構成された例を示す。
【００３２】
第１の電極配線１１４は、第１の高アスペクトビア１１０に接触して設けられ、第１の方向に延在する。第２の電極配線１２４は、第２の高アスペクトビア１２０に接触して設けられ、第１の方向に延在する。
【００３３】
また、このように最下層に電極配線を設けた場合、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、図８（ｂ）に示すように、それぞれ、第１の方向に連続して形成されたスリットビアではなく、第１の方向に沿って配置された複数のビアにより構成することができる。すなわち、第１の電極２０２は、第１の方向に沿って配置された複数の第１の高アスペクトビア１１０と、その下層に形成された第１の電極配線１１４とにより構成することができる。また、第２の電極２０４は、第１の方向に沿って配置された複数の第２の高アスペクトビア１２０と、その下層に形成された第２の電極配線１２４とにより構成することができる。
【００３４】
図９は、図７および図８に示したＭＩＭキャパシタ２００の構成の変形例を示す図である。
ここでも、図５に示した構成と同様、第１の電極２０２および第２の電極２０４は、複数層にわたって形成することができる。最下層の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とのさらに下層に、それぞれ第１の電極配線１１４と第２の電極配線１２４とが設けられる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造工程における平面図である。
【図５】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図６】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図７】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図８】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１０】従来の問題点を説明するための図である。
【図１１】従来の問題点を説明するための図である。
【符号の説明】
【００３７】
１０ 半導体装置
１２ ＭＩＭキャパシタ
２０ 第１のビア
２２ 第１の上層電極配線
２４ 第１の下層電極配線
２６ 第１の電位供給配線
３０ 第２のビア
３２ 第２の上層電極配線
３４ 第２の下層電極配線
３６ 第２の電位供給配線
５０ 絶縁層
５２ エッチング阻止膜
５４ 絶縁膜
６０ ビアホール
６４ 配線溝
７０ 配線溝形成用レジスト膜
１００ 半導体装置
１１０ 第１の高アスペクトビア
１１２ 第１の電位供給配線
１１４ 第１の電極配線
１２０ 第２の高アスペクトビア
１２２ 第２の電位供給配線
１２４ 第２の電極配線
１３０ ビア
１３２ 上層配線
１３４ 下層配線
１５０ 絶縁層
１５２ エッチング阻止膜
１５４ 絶縁膜
１６０ 第１のビアホール
１６１ 第２のビアホール
１６２ ビアホール形成用開口部
１６４ 配線溝
１６６ 配線溝形成用開口部
１７０ ビアホール形成用レジスト膜
１７２ 配線溝形成用レジスト膜
２００ ＭＩＭキャパシタ
２０２ 第１の電極
２０４ 第２の電極
３００ 他の領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、ＭＩＭキャパシタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、キャパシタ素子においては、従来のＭＯＳ型キャパシタに比し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが利用されるようになっている。また、このようなＭＩＭキャパシタをロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、ＭＩＭキャパシタの構造やプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、ＭＩＭキャパシタの電極をデバイス領域の多層配線構造と同様の手法で製造するプロセスが開発されている。
【０００３】
特許文献１（特開２００６−２６１４５５号公報）には、櫛形電極を有するＭＩＭキャパシタの構成が記載されている。また、特許文献２（特表２００３−５３６２７１号公報）には、導電性ビア間に静電容量が形成されたアレイコンデンサ構造が記載されている。
【特許文献１】特開２００６−２６１４５５号公報
【特許文献２】特表２００３−５３６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１や特許文献２に記載された構成の半導体装置には以下のような問題があった。図１０および図１１を参照して説明する。
図１０に示すように、半導体装置１０は、ＭＩＭキャパシタ１２を含む。ＭＩＭキャパシタ１２は、複数の第１の上層電極配線２２と、複数の第２の上層電極配線３２とが互い違いに配置された構成を有する。複数の第１の上層電極配線２２は、一端で第１の電位供給配線２６に接続される。第１の電位供給配線２６と複数の第１の上層電極配線２２とは、第１の上層電極配線２２を櫛歯とする櫛形形状を有する。複数の第２の上層電極配線３２は、一端で第２の電位供給配線３６に接続される。第２の電位供給配線３６と複数の第２の上層電極配線３２とは、第２の上層電極配線３２を櫛歯とする櫛形形状を有する。
【０００５】
図１１は、ＭＩＭキャパシタ１２の第１の上層電極配線２２および第２の上層電極配線３２をビアファースト方式のデュアルダマシン法で製造する場合の工程断面図である。図１１は、図１０のＣ−Ｃ’ 断面図に該当する。半導体装置１０は、基板（不図示）上に形成された絶縁層５０、エッチング阻止膜５２、および絶縁膜５４を含む。ここで、絶縁層５０には、第１の下層電極配線２４および第２の下層電極配線３４が形成されている。
【０００６】
まず、絶縁膜５４に複数のビアホール６０を形成する（図１１（ａ））。次いで、絶縁膜５４上に配線溝形成用レジスト膜７０を形成する（図１１（ｂ））。配線溝形成用レジスト膜７０には、ＭＩＭキャパシタ１２の第１の上層電極配線２２、第２の上層電極配線３２、第１の電位供給配線２６、および第２の電位供給配線３６に対応する位置に配線溝形成用開口部６６が形成される。しかし、このとき、目ズレにより、配線溝形成用開口部６６が、ビアホール６０に対してずれることがある。その場合、配線溝６４もビアホール６０に対してずれて形成される（図１１（ｃ））。図１１（ｃ）には、比較のために、ビアホール６０に対してずれることなく形成された場合の配線溝６４を破線で示す。配線溝６４がビアホール６０に対してずれることなく形成された場合、隣接する配線溝間の間隔はｄ３となる。一方、配線溝６４がビアホール６０に対してずれて形成されると、配線溝幅は、ビアホール６０からずれた分だけ広くなり、隣接する配線溝間の間隔はｄ２（ｄ２＜ｄ３）となる。この後、配線溝６４とビアホール６０内に導電材料を埋め込み、第１のビア２０、第１の上層電極配線２２、第２のビア３０、および第２の上層電極配線３２を形成する（図１１（ｄ））。
【０００７】
しかし、配線溝６４がビアホール６０に対してずれて形成されると、第１の上層電極配線２２および第２の上層電極配線３２の配線幅が設計値に比べて広くなり、第１の上層電極配線２２と第２の上層電極配線３２との間の幅が図示したようにｄ２となり、設計値のｄ３よりも狭くなる。これにより、ＭＩＭキャパシタ１２の容量値が設計したものと異なってしまい、安定した容量値を与えることができない。
【課題を解決するための手段】
【０００８】
本発明によれば、
基板と、
前記基板上に形成された絶縁膜、ならびに同層に形成されるとともに、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタと、
前記絶縁膜中に形成され、前記第１の電極に電気的に接続され、当該第１の電極に第１の電位を供給するための第１の電位供給配線と、
前記絶縁膜中に形成され、前記第２の電極に電気的に接続され、当該第２の電極に第２の電位を供給するための第２の電位供給配線と、
を含み、
前記第１の電極および前記第２の電極は、それぞれ、前記基板の積層方向において、他の領域に形成されたビアおよび当該ビア上に当該ビアに接続して設けられた配線が形成された層にわたって延在する第１の高アスペクトビアおよび第２の高アスペクトビアにより構成された半導体装置が提供される。
【０００９】
本発明によれば、
前記絶縁膜にビアホールを形成する工程と、前記絶縁膜の当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を形成する工程の後、前記デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程と、
を含み、
前記デュアルダマシン配線溝を形成する工程の前記ビアホールを形成する工程において、第１のビアホールと第２のビアホールとを形成し、
前記デュアルダマシン配線溝を形成する工程の配線溝を形成する工程において、前記第１のビアホールの少なくとも一部および前記第２のビアホールの少なくとも一部をそれぞれレジスト膜で覆った状態で、前記配線溝を形成し、
前記デュアルダマシン配線を形成する工程において、前記第１のビアホールおよび前記第２のビアホールも前記導電性材料で埋め込み、少なくとも前記第１のビアホールの前記少なくとも一部を埋め込んで形成された第１の電極、および前記第２のビアホールの前記少なくとも一部を埋め込んで形成された第２の電極、および前記絶縁膜により構成されたＭＩＭキャパシタを形成する半導体装置の製造方法が提供される。
【００１０】
この構成によれば、ＭＩＭキャパシタを構成する電極を、第１の高アスペクトビアおよび第２の高アスペクトビアで構成するので、ビア上に配線を形成した場合に生じる目ズレを防ぐことができる。これにより、電極間の距離を一定にすることができ、ＭＩＭキャパシタの容量値を設計値と一致するようにすることができ、安定した容量値を与えることができる。また、ＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命の低下を防ぐことができる。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ＭＩＭ構造のキャパシタを含む半導体装置において、安定した容量値を与えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態における半導体装置の構成を示す平面図である。図２は、本実施の形態における半導体装置の断面図である。図２（ａ）には、図１のＡ−Ａ’ 断面およびＢ−Ｂ’断面を示す。図２（ｂ）には、図１のＡ−Ａ’ 断面および半導体装置１００の他の領域の断面を示す。
【００１５】
半導体装置１００は、基板（不図示）と、基板上に形成された絶縁層１５０、エッチング阻止膜１５２、および絶縁膜１５４と、基板上に形成されたＭＩＭキャパシタ２００とを含む。ＭＩＭキャパシタ２００は、第１の電極２０２と第２の電極２０４とを含み、これらの間に存在する絶縁膜を容量膜として構成される。絶縁層１５０、エッチング阻止膜１５２、および絶縁膜１５４は、たとえば、通常ロジック領域等の多層配線構造で用いられる絶縁膜やエッチング阻止膜と同じ材料により構成することができる。絶縁層１５０および絶縁膜１５４は、たとえばシリコン酸化膜や低誘電率膜等により構成することができる。
【００１６】
本実施の形態において、第１の電極２０２および第２の電極２０４は、それぞれ、同層に形成されるとともに、絶縁膜１５４を介して対向配置された第１の高アスペクトビア１１０および第２の高アスペクトビア１２０により構成される。
【００１７】
他の領域３００において、絶縁層１５０には下層配線１３４が形成され、絶縁膜１５４およびエッチング阻止膜１５２にはビア１３０が形成され、絶縁膜１５４には上層配線１３２が形成されている。ここで、ビア１３０と上層配線１３２とは、デュアルダマシン法により形成されたデュアルダマシン配線とすることができる。他の領域３００は、たとえば、ＭＩＭキャパシタ２００が形成される領域の周囲に配置される周辺回路とすることもでき、また、たとえば、トランジスタと、そのトランジスタの上に多層配線構造が形成されたロジック領域とすることができる。本実施の形態において、ＭＩＭキャパシタ２００の配線やビアは、他の領域３００の多層配線構造の配線やビアと同時に同工程で形成することができる。配線やビアは、たとえば、銅を主成分とする配線材料と、当該配線材料の側壁および底面に形成されたバリアメタル膜とにより構成することができる。さらに、後述するように、第１の電位供給配線１１２や第２の電位供給配線１２２を第１の高アスペクトビア１１０や第２の半導体チップ１２０と同層に形成する場合、他の領域３００は、第１の電位供給配線１１２や第２の電位供給配線１２２が形成される領域とすることもできる。
【００１８】
第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、それぞれ、基板の積層方向において、他の領域３００でビア１３０が形成された層と上層配線１３２（配線）が形成された層とにわたって延在する。また、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、それぞれ、平面視で、第１の方向（図１における縦方向）に延在するスリットビアにより構成される。
【００１９】
半導体装置１００は、さらに、絶縁膜１５４中に形成され、第１の高アスペクトビア１１０に電気的に接続され、第１の高アスペクトビア１１０に第１の電位を供給するための第１の電位供給配線１１２と、絶縁膜１５４中に形成され、第２の高アスペクトビア１２０に電気的に接続され、第２の高アスペクトビア１２０に第２の電位を供給するための第２の電位供給配線１２２と、をさらに含む。
【００２０】
図１に示すように、ＭＩＭキャパシタ２００は、それぞれ第１の方向（図中縦方向）に延在するスリットビアである複数の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とを含み、これらの第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とは、第１の方向と直交する第２の方向（図中横方向）に沿って互い違いに配置される。平面視において、第１の電位供給配線１１２は、第１の高アスペクトビア１１０の端部に第２の方向に沿って形成され、第１の電位供給配線１１２と複数の第１の高アスペクトビア１１０とは、複数の第１の高アスペクトビア１１０を櫛歯とする櫛形形状を有する。また、平面視において、第２の電位供給配線１２２は、第２の高アスペクトビア１２０の端部に第２の方向に沿って形成され、第２の電位供給配線１２２と複数の第２の高アスペクトビア１２０とは、複数の第１の高アスペクトビア１１０を櫛歯とする櫛形形状を有する。本実施の形態において、ＭＩＭキャパシタ２００は、第１の電位供給配線１１２と第１の高アスペクトビア１１０により構成される櫛形形状と、第２の電位供給配線１２２と第２の高アスペクトビア１２０により構成される櫛形形状とが入れ子状に配置された構成となっている。第１の電位と第２の電位のいずれか一方を接地電位、他方を電源電位とすることができる。
【００２１】
図２（a）および図２（ｂ）に示すように、本実施の形態において、第１の電位供給配線１１２は、基板の積層方向において、第１の高アスペクトビア１１０が延在する領域のうち、他の領域３００で上層配線１３２が形成された層と同水準に設けられる。また、本実施の形態において、第２の電位供給配線１２２は、基板の積層方向において、第１の電位供給配線１１２と同水準に設けられる。すなわち、後述するように、本実施の形態において、第１の高アスペクトビア１１０、第２の高アスペクトビア１２０、第１の電位供給配線１１２、および第２の電位供給配線１２２は、同一工程のビアファースト方式のデュアルダマシン法で形成される。ここで、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、ビアファースト方式のデュアルダマシン法の工程において、ビアホールのみを形成して配線溝を形成しないようにすることにより形成される。
【００２２】
次に、本実施の形態における半導体装置１００のＭＩＭキャパシタ２００の製造手順を説明する。図３は、本実施の形態における半導体装置１００の工程断面図である。図３は、図２（ａ）に示したのと同様の半導体装置１００の断面部分を示す。図４は、本実施の形態における半導体装置１００の製造工程における平面図である。
【００２３】
本実施の形態において、半導体装置１００の製造方法は、絶縁膜１５４にビアホールを形成する工程と、絶縁膜１５４膜に当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、デュアルダマシン配線溝を形成する工程の後、デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程とを含む。
【００２４】
まず、絶縁膜１５４上にビアホール形成用レジスト膜１７０を形成し、ビアホール形成用レジスト膜１７０をマスクとして絶縁膜１５４をエッチングし、絶縁膜１５４に第１のビアホール１６０および第２のビアホール１６１を形成する。図４（ａ）は、絶縁膜１５４にビアホール１６０を形成するために用いるビアホール形成用レジスト膜１７０の構成を示す。ビアホール形成用レジスト膜１７０には、ＭＩＭキャパシタ２００の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０に対応する位置にビアホール形成用開口部１６２が形成されている。
【００２５】
図３（ａ）は、絶縁膜１５４に第１のビアホール１６０および第２のビアホール１６１が形成された構成を示す。ここで、第１のビアホール１６０および第２のビアホール１６１は、デュアルダマシン配線溝のビアホールと配線溝とが形成される層にわたって延在して形成される。図示していないが、このとき、図２（ｂ）を参照して説明した他の領域３００におけるビア１３０を形成するためのビアホールも形成される。
【００２６】
つづいて、絶縁膜１５４上に配線溝形成用レジスト膜１７２を形成する。図４（ｂ）は、絶縁膜１５４に配線溝１６４を形成するために用いる配線溝形成用レジスト膜１７２の構成を示す。配線溝形成用レジスト膜１７２には、半導体装置１００の第１の電位供給配線１１２と第２の電位供給配線１２２に対応する位置に配線溝形成用開口部１６６が形成されている。このとき、第１のビアホール１６０の端部以外の領域、および第２のビアホール１６１の端部以外の領域は、配線溝形成用レジスト膜１７２で覆われている。このような配線溝形成用レジスト膜１７２をマスクとして絶縁膜１５４をエッチングし、絶縁膜１５４に配線溝１６４を形成する。図示していないが、このとき、第２の電位供給配線１２２を形成するための配線溝、および図２（ｂ）を参照して説明した他の領域３００における上層配線１３２を形成するための配線溝も形成される。
【００２７】
この後、第１のビアホール１６０および第２のビアホール１６１等のビアホール、配線溝１６４等の配線溝を導電材料で埋め込む。導電材料の埋め込みは、通常のデュアルダマシン法における配線形成と同様とすることができ、まずバリアメタル膜を形成し、その後に配線材料でビアホールおよび配線溝を埋め込み、ビアホールおよび配線溝外部に露出した導電材料を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）で除去して形成することができる。これにより、図２に示したように、第１の高アスペクトビア１１０、第２の高アスペクトビア１２０、第１の電位供給配線１１２が形成される。また、同時に、第２の電位供給配線１２２、他の領域３００のビア１３０および上層配線１３２も形成される。
【００２８】
本実施の形態において、ＭＩＭキャパシタ２００を構成する第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程において、配線溝を形成しないことにより形成される。そのため、ビア上に配線を形成した場合に生じる目ズレを防ぐことができる。これにより、電極間の距離を一定にすることができ、ＭＩＭキャパシタ２００の容量値を設計値と一致するようにすることができ、安定した容量値を与えることができる。また、ＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命の低下を防ぐことができる。
【００２９】
図５は、図１および図２に示したＭＩＭキャパシタ２００の構成の変形例を示す図である。
ここで、第１の電極２０２および第２の電極２０４は、複数層にわたって形成することができる。
たとえば、ここでは、第１の電極２０２は、３層にわたって積層された第１の高アスペクトビア１１０により構成することができる。また、第２の電極２０４も、３層にわたって形成された第２の高アスペクトビア１２０により構成することができる。第１の電位供給配線１１２は、最上層の第１の高アスペクトビア１１０と同層にのみ設けることができる。また、第２の電位供給配線１２２は、最上層の第２の高アスペクトビア１２０と同層にのみ設けることができる。また、第１の電位供給配線１１２と第２の電位供給配線１２２とは、異なる層にも設けることもできる。
【００３０】
このような積層構造とした場合、上下に形成されるビア間での目ズレも生じ得る。図６は、この例を示す図である。第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、下方ほどビア径が小さい順テーパー形状の断面を有する。そのため、上のビアの底面が下のビアの上面からはみ出すほど目ズレが生じなければ、隣接する第１の高アスペクトビア１１０と第２の高アスペクトビア１２０との間の距離はｄ１となり、一定にすることができる。これにより、容量値および耐圧への影響をほとんどなくすことができる。また、上のビアの底面が下のビアの上面からはみ出した場合でも、エッチング阻止膜１５２が配置されているため、上のビアと下のビアとの重なり厚さがエッチング阻止膜１５２により薄くなるように制御され、容量値と耐圧に与える影響を大幅に低減することができる。
【００３１】
図７は、図１に示した半導体装置１００の他の例を示す図である。
この例では、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０の下層に、それぞれ第１の電極配線１１４と第２の電極配線１２４とが設けられる。図８は、図７の平面図である。図８（ａ）および図８（ｂ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図が図７に該当する。図８（ａ）では、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０がそれぞれスリットビアで構成された例を示す。
【００３２】
第１の電極配線１１４は、第１の高アスペクトビア１１０に接触して設けられ、第１の方向に延在する。第２の電極配線１２４は、第２の高アスペクトビア１２０に接触して設けられ、第１の方向に延在する。
【００３３】
また、このように最下層に電極配線を設けた場合、第１の高アスペクトビア１１０および第２の高アスペクトビア１２０は、図８（ｂ）に示すように、それぞれ、第１の方向に連続して形成されたスリットビアではなく、第１の方向に沿って配置された複数のビアにより構成することができる。すなわち、第１の電極２０２は、第１の方向に沿って配置された複数の第１の高アスペクトビア１１０と、その下層に形成された第１の電極配線１１４とにより構成することができる。また、第２の電極２０４は、第１の方向に沿って配置された複数の第２の高アスペクトビア１２０と、その下層に形成された第２の電極配線１２４とにより構成することができる。
【００３４】
図９は、図７および図８に示したＭＩＭキャパシタ２００の構成の変形例を示す図である。
ここでも、図５に示した構成と同様、第１の電極２０２および第２の電極２０４は、複数層にわたって形成することができる。最下層の第１の高アスペクトビア１１０と第２の高アスペクトビア１２０とのさらに下層に、それぞれ第１の電極配線１１４と第２の電極配線１２４とが設けられる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造工程における平面図である。
【図５】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図６】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図７】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図８】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１０】従来の問題点を説明するための図である。
【図１１】従来の問題点を説明するための図である。
【符号の説明】
【００３７】
１０ 半導体装置
１２ ＭＩＭキャパシタ
２０ 第１のビア
２２ 第１の上層電極配線
２４ 第１の下層電極配線
２６ 第１の電位供給配線
３０ 第２のビア
３２ 第２の上層電極配線
３４ 第２の下層電極配線
３６ 第２の電位供給配線
５０ 絶縁層
５２ エッチング阻止膜
５４ 絶縁膜
６０ ビアホール
６４ 配線溝
７０ 配線溝形成用レジスト膜
１００ 半導体装置
１１０ 第１の高アスペクトビア
１１２ 第１の電位供給配線
１１４ 第１の電極配線
１２０ 第２の高アスペクトビア
１２２ 第２の電位供給配線
１２４ 第２の電極配線
１３０ ビア
１３２ 上層配線
１３４ 下層配線
１５０ 絶縁層
１５２ エッチング阻止膜
１５４ 絶縁膜
１６０ 第１のビアホール
１６１ 第２のビアホール
１６２ ビアホール形成用開口部
１６４ 配線溝
１６６ 配線溝形成用開口部
１７０ ビアホール形成用レジスト膜
１７２ 配線溝形成用レジスト膜
２００ ＭＩＭキャパシタ
２０２ 第１の電極
２０４ 第２の電極
３００ 他の領域
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された絶縁膜、ならびに同層に形成されるとともに、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタと、
前記絶縁膜中に形成され、前記第１の電極に電気的に接続され、当該第１の電極に第１の電位を供給するための第１の電位供給配線と、
前記絶縁膜中に形成され、前記第２の電極に電気的に接続され、当該第２の電極に第２の電位を供給するための第２の電位供給配線と、
を含み、
前記第１の電極および前記第２の電極は、それぞれ、前記基板の積層方向において、他の領域に形成されたビアおよび当該ビア上に当該ビアに接続して設けられた配線が形成された層にわたって延在する第１の高アスペクトビアおよび第２の高アスペクトビアにより構成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の電位供給配線は、前記基板の積層方向における前記第１の高アスペクトビアの延在領域の上側の一部で当該第１の高アスペクトビアと同水準に設けられ、当該第１の高アスペクトビアと接続して設けられた半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の電位供給配線は、前記基板の積層方向において、前記第１の電位供給配線と同水準に設けられ、前記第２の高アスペクトビアと接続して設けられた半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記ＭＩＭキャパシタは、
前記第１の高アスペクトビアの下層に形成され、当該第１の高アスペクトビアに接触して設けられ、第１の方向に延在する第１の電極配線と、
前記第２の高アスペクトビアの下層に形成され、当該第２の高アスペクトビアに接触して設けられ、前記第１の方向に延在する第２の電極配線と、をさらに含む半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記第１の高アスペクトビアおよび前記第２の高アスペクトビアは、それぞれ、第１の方向に延在するスリットビアである半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１の電極は、複数の前記第１の高アスペクトビアにより構成され、当該複数の第１の高アスペクトビアは、前記第１の電極配線上に前記第１の方向に沿って配置され、
前記第２の電極は、複数の前記第２の高アスペクトビアにより構成され、当該複数の第２の高アスペクトビアは、前記第２の電極配線上に前記第１の方向に沿って配置された半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
それぞれ同層に設けられ、第１の方向に沿って形成された複数の前記第１の電極と複数の前記第２の電極とを含み、当該複数の第１の電極と当該複数の第２の電極とは、前記第１の方向と直交する第２の方向に沿って互い違いに配置され、
平面視において、前記第１の電位供給配線は、前記第１の電極の端部に前記第２の方向に沿って形成され、前記第１の電位供給配線と前記複数の第１の電極とは、当該複数の第１の電極を櫛歯とする櫛形形状を有し、
平面視において、前記第２の電位供給配線は、前記第２の電極の端部に前記第２の方向に沿って形成され、前記第２の電位供給配線と前記複数の第２の電極とは、当該複数の第１の電極を櫛歯とする櫛形形状を有する半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記第１の電極は、複数の層にそれぞれ形成され、積層された複数の前記第１の高アスペクトビアを含み、
前記第２の電極は、前記複数の層にそれぞれ形成され、積層された複数の前記第２の高アスペクトビアを含む半導体装置。
【請求項９】
請求項１から８いずれかに記載の半導体装置において、
前記他の領域に形成された前記ビアおよび当該ビア上に当該ビアに接続して設けられた配線は、デュアルダマシン配線である半導体装置。
【請求項１０】
絶縁膜にビアホールを形成する工程と、前記絶縁膜の当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を形成する工程の後、前記デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程と、
を含み、
前記デュアルダマシン配線溝を形成する工程の前記ビアホールを形成する工程において、第１のビアホールと第２のビアホールとを形成し、
前記デュアルダマシン配線溝を形成する工程の配線溝を形成する工程において、前記第１のビアホールの少なくとも一部および前記第２のビアホールの少なくとも一部をそれぞれレジスト膜で覆った状態で、前記配線溝を形成し、
前記デュアルダマシン配線を形成する工程において、前記第１のビアホールおよび前記第２のビアホールも前記導電性材料で埋め込み、少なくとも前記第１のビアホールの前記少なくとも一部を埋め込んで形成された第１の電極、および前記第２のビアホールの前記少なくとも一部を埋め込んで形成された第２の電極、および前記絶縁膜により構成されたＭＩＭキャパシタを形成する半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に形成された絶縁膜、ならびに同層に形成されるとともに、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタと、
前記絶縁膜中に形成され、前記第１の電極に電気的に接続され、当該第１の電極に第１の電位を供給するための第１の電位供給配線と、
前記絶縁膜中に形成され、前記第２の電極に電気的に接続され、当該第２の電極に第２の電位を供給するための第２の電位供給配線と、
を含み、
前記第１の電極および前記第２の電極は、それぞれ、前記基板の積層方向において、他の領域に形成されたビアおよび当該ビア上に当該ビアに接続して設けられた配線が形成された層にわたって延在する第１の高アスペクトビアおよび第２の高アスペクトビアにより構成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の電位供給配線は、前記基板の積層方向における前記第１の高アスペクトビアの延在領域の上側の一部で当該第１の高アスペクトビアと同水準に設けられ、当該第１の高アスペクトビアと接続して設けられた半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の電位供給配線は、前記基板の積層方向において、前記第１の電位供給配線と同水準に設けられ、前記第２の高アスペクトビアと接続して設けられた半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記ＭＩＭキャパシタは、
前記第１の高アスペクトビアの下層に形成され、当該第１の高アスペクトビアに接触して設けられ、第１の方向に延在する第１の電極配線と、
前記第２の高アスペクトビアの下層に形成され、当該第２の高アスペクトビアに接触して設けられ、前記第１の方向に延在する第２の電極配線と、をさらに含む半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記第１の高アスペクトビアおよび前記第２の高アスペクトビアは、それぞれ、第１の方向に延在するスリットビアである半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１の電極は、複数の前記第１の高アスペクトビアにより構成され、当該複数の第１の高アスペクトビアは、前記第１の電極配線上に前記第１の方向に沿って配置され、
前記第２の電極は、複数の前記第２の高アスペクトビアにより構成され、当該複数の第２の高アスペクトビアは、前記第２の電極配線上に前記第１の方向に沿って配置された半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
それぞれ同層に設けられ、第１の方向に沿って形成された複数の前記第１の電極と複数の前記第２の電極とを含み、当該複数の第１の電極と当該複数の第２の電極とは、前記第１の方向と直交する第２の方向に沿って互い違いに配置され、
平面視において、前記第１の電位供給配線は、前記第１の電極の端部に前記第２の方向に沿って形成され、前記第１の電位供給配線と前記複数の第１の電極とは、当該複数の第１の電極を櫛歯とする櫛形形状を有し、
平面視において、前記第２の電位供給配線は、前記第２の電極の端部に前記第２の方向に沿って形成され、前記第２の電位供給配線と前記複数の第２の電極とは、当該複数の第１の電極を櫛歯とする櫛形形状を有する半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記第１の電極は、複数の層にそれぞれ形成され、積層された複数の前記第１の高アスペクトビアを含み、
前記第２の電極は、前記複数の層にそれぞれ形成され、積層された複数の前記第２の高アスペクトビアを含む半導体装置。
【請求項９】
請求項１から８いずれかに記載の半導体装置において、
前記他の領域に形成された前記ビアおよび当該ビア上に当該ビアに接続して設けられた配線は、デュアルダマシン配線である半導体装置。
【請求項１０】
絶縁膜にビアホールを形成する工程と、前記絶縁膜の当該ビアホールに連通する配線溝を形成する工程とを含む、ビアファースト方式のデュアルダマシン法でデュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を形成する工程の後、前記デュアルダマシン配線溝に導電性材料を埋め込みデュアルダマシン配線を形成する工程と、
を含み、
前記デュアルダマシン配線溝を形成する工程の前記ビアホールを形成する工程において、第１のビアホールと第２のビアホールとを形成し、
前記デュアルダマシン配線溝を形成する工程の配線溝を形成する工程において、前記第１のビアホールの少なくとも一部および前記第２のビアホールの少なくとも一部をそれぞれレジスト膜で覆った状態で、前記配線溝を形成し、
前記デュアルダマシン配線を形成する工程において、前記第１のビアホールおよび前記第２のビアホールも前記導電性材料で埋め込み、少なくとも前記第１のビアホールの前記少なくとも一部を埋め込んで形成された第１の電極、および前記第２のビアホールの前記少なくとも一部を埋め込んで形成された第２の電極、および前記絶縁膜により構成されたＭＩＭキャパシタを形成する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１３５５１５（Ｐ２０１０−１３５５１５Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０９０８８（Ｐ２００８−３０９０８８）
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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