キャパシタ構造体
【課題】面積を増加せずとも、キャパシタの静電容量を増大させることのできるキャパシタ構造体を提供すること。
【解決手段】本発明のキャパシタ構造体は、複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。
【解決手段】本発明のキャパシタ構造体は、複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子のキャパシタ構造体、より詳細には、ＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造のキャパシタ構造体に関する。
【背景技術】
【０００２】
一般に、半導体チップに内蔵されるキャパシタには、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造とＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造とがある。ＭＩＭ構造は、上下部電極と絶縁膜を別途に形成するためにさらなる工程が要求される。これに対して、ＭＯＭ構造は、バックエンドＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）工程において形成される内部配線間の寄生静電容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）を用いるため、別途のさらなる工程が必要でないという利点がある。
【０００３】
しかし、ＭＯＭ構造は、前述したように、バックエンドＢＥＯＬ工程において付随的に得られる寄生静電容量を用いるため、高い単位静電容量を得るためには、ＭＯＭキャパシタの面積を増加させる必要がある。このため、半導体チップ内の能動素子が占める面積が増加し、半導体チップの製造原価の側面で不利にならざるをえない。
【０００４】
関連する技術としては、例えば、米国特許出願公開第２００７／０１５５１１２号明細書（特許文献１）や、"Ｃａｐａｃｉｔｙ Ｌｉｍｉｔｓ ａｎｄ Ｍａｔｃｈｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒｓ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．３，Ｍａｒｃｈ ２００２（非特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０１５５１１２号明細書
【非特許文献】
【０００６】
【非特許文献１】"Ｃａｐａｃｉｔｙ Ｌｉｍｉｔｓ ａｎｄ Ｍａｔｃｈｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒｓ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．３，Ｍａｒｃｈ ２００２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、半導体チップの面積を増加せずとも、静電容量を増大させることのできるキャパシタ構造体を提供することにある。
【課題を解決するための手段】
【０００８】
そこで、上記の目的を達成するための本発明によるキャパシタ構造体は、 複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。
【０００９】
また、上記の目的を達成するための本発明によるキャパシタ構造体は、複数個の層からなり、各層が１つまたは複数個の開口部を有し、各層が第１のビアを介して垂直方向に接続される第１の電極と、該第１の電極と対応するように複数個の層からなり、各層が第２のビアを介して垂直方向に接続され、前記第１の電極の各々の開口部の間に配置される複数個の第２の電極と、前記第１の電極及び第２の電極の間に、前記開口部を埋め込んで第２の電極を囲むように形成される誘電体とを備えることを特徴とする。
【発明の効果】
【００１０】
上記の構成を含む本発明によれば、キャパシタの電極として機能する導電層（金属配線）を格子状を有する板状構造で形成し、前記導電層（金属配線）の間にビアを配置して、前記導電層（金属配線）を垂直方向に接続することにより、キャパシタの単位面積を増加せずとも、静電容量を増大させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るキャパシタ構造体を示した斜視図である。
【図２】図１に示されたキャパシタ構造体の平面図である。
【図３】図２に示されたＩ−Ｉ'切取線に沿って示した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の最も好ましい実施形態を添付した図面を参照して詳細に説明する。
【００１３】
図面において、層（膜や領域）等の幅、厚さ、及び間隔は、説明の便宜及び明確性を期するために誇張されたものであり、明細書内にその範囲が記載された場合、その範囲内と理解されるべきである。また、明細書の全体にわたって、層が他の層または基板「上（上部）」に形成されると記載された場合、それは他の層または基板上に直接形成され得るか、またはそれらの間に第３の層が介在することもあり得る。また、「同じ形」と記載された場合に、それは全体的な形が同じであることあるいは実質的に同じ形であることを意味し、厚さ、幅、そして大きさが同じであることを意味するものではない。なお、同じ図面符号で表示された部分は同じ層を示す。
【００１４】
図１は、本発明の実施形態に係るキャパシタ構造体を説明するために示した斜視図であり、図２は、平面図であり、図３は、図２のＩ−Ｉ'切取線に沿って示した断面図である。
【００１５】
図１〜図３に示すように、本発明の実施形態に係るキャパシタ構造体は、第１の電極及び第２の電極１００、１０２と、該第１の電極及び第２の電極１００、１０２の間に形成される誘電体１０４とを備える。
【００１６】
第１の電極１００は、複数個の導電層ＭＬ１〜ＭＬ４からなる。ここでは、４層からなる場合を図示したが、これは一例であって、導電層の個数に制限はない。
【００１７】
第１の電極１００の導電層ＭＬ１〜ＭＬ４は、少なくとも１つ以上の開口部を有する。すなわち、１つまたは複数個の開口部を有する。第１の電極１００の導電層ＭＬ１〜ＭＬ４は、内部が格子状を有する板状構造で形成される。第１の電極１００の導電層ＭＬ１〜ＭＬ４は互いに同じ形で形成される。望ましくは、同じ大きさ、厚さ、及び幅で形成される。第１の電極１００の導電層ＭＬ１〜ＭＬ４は同じ幅で形成されることができ、部位別に異なる大きさや幅で形成されることもできる。例えば、格子状を有する板状構造の場合、縁部と、その内側に形成された柱部とからなり、縁部の幅が柱部の幅より大きく形成されることができる。望ましくは、縁の幅は０．１μｍ〜１μｍで形成される。
【００１８】
第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部は、垂直方向に相互整列（アライン）されている。
【００１９】
開口部は、多角形（例えば、三角形、四角形、五角形、六角形、八角形等）、円形、半円形、および楕円形のうちいずれか１つの構造で形成される。望ましくは、正方形で形成される。これらは平面視での形状ともいえる。
【００２０】
第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４の間に交互に配置される。すなわち、第１のビアＶ１〜Ｖ３を介して第１の電極１００の導電層ＭＬ１〜ＭＬ４が垂直方向に接続され、第１の電極１００内で第１のビアＶ１〜Ｖ３と第１の電極１００の導電層ＭＬ１〜ＭＬ４とが交互に配置される。これにより、第１の電極１００は、全体的に第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部が相互に連通してシリンダ構造をなすことになる。
【００２１】
第１のビアＶ１〜Ｖ３は、対応する第１の電極１００の導電層ＭＬ１〜ＭＬ４の間に配置され、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で形成される。例えば、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同様に、格子状を有する板状構造で形成されることができる。このとき、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で実現されるが、大きさ、厚さ、及び幅においては異なって形成されることもできる。すなわち、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同一幅、または狭い幅で形成されることができる。また、 第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４よりも厚く形成されることができる。なお、第１のビアＶ１〜Ｖ３は、互いに異なる幅や厚さで形成されることができる。しかし、全体的な形は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で実現される。
【００２２】
第２の電極１０２は、第１の電極１００と対応するよう複数個の導電層ＭＬ１’〜ＭＬ４’からなる。また、第２の電極１０２は、第１の電極１００と特定距離Ｌの分だけ離隔して形成される。望ましくは、第２の電極１０２は、第１の電極１００と０．１μｍ〜１μｍ離隔して形成される。また、第２の電極１０２は、第１の電極１００の開口部毎に少なくとも１つずつ配置される。第１の電極１００の開口部毎に１つずつ配置された第２の電極１０２は、別途の金属配線によって相互接続される。このとき、前記金属配線の構造に制限はなく、バー状（棒状）（ｂａｒ ｔｙｐｅ）または板状構造（ｆｌａｔ ｔｙｐｅ）で形成されることができ、第１の電極１００とは別途の絶縁膜によって電気的に分離される。
【００２３】
第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’は、第１の電極の導電層ＭＬ１〜ＭＬ４と同じ幅で形成される。望ましくは、第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は０．１μｍ〜１μｍの幅Ｗ１、Ｗ２で形成される。第２のビアＶ１’〜Ｖ３’は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の間に交互に配置される。すなわち、第２のビアＶ１’〜Ｖ３’を介して第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’が垂直方向に接続される。また、第２のビアＶ１’〜Ｖ３’が、対応する第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の間に配置され、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で形成される。これにより、第２の電極１０２は、その導電層ＭＬ１’〜ＭＬ４’が垂直方向に接続されたバー状構造を有するように形成される。第２の電極１０２は、第１の電極１００の開口部のように、多角形または円形で形成することができる。
【００２４】
第２のビアＶ１’〜Ｖ３’は前述したように、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で実現されるが、大きさ、厚さ、及び幅においては異なって形成することもできる。
【００２５】
すなわち、第２のビアＶ１’〜Ｖ３’は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同一幅で形成されるか、または狭い幅で形成されることができる。また、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’よりも厚く形成されることができる。なお、第２のビアＶ１’〜Ｖ３’は、互いに異なる幅や厚さで形成することができる。しかし、全体的な形は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で実現される。
【００２６】
上記において説明された第１の電極及び第２の電極１００、１０２の各々の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は同一物質で形成される。導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は、半導体チップの製造工程において、バックエンドＢＥＯＬ工程で形成される配線工程時、共に形成することができる。したがって、半導体チップの製造工程の配線工程時に用いられる金属物質で共に形成される。例えば、金属物質としては、配線工程時に用いる物質を全て用いることができる。望ましくは、アルミニウム、銅、及び白金等が用いられる。
【００２７】
上記において説明された第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、ダマシン（ｄａｍａｓｃｅｎｅ）法を利用して互いに同一物質で形成することができる。第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、導電層ＭＬ１〜Ｍ４、ＭＬ１’〜ＭＬ４’と同一物質で形成することができる。詳細には、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、金属物質で形成することができる。例えば、金属物質としては、アルミニウム、銅、及び白金等を用いることができる。より詳細には、導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’がアルミニウムで形成された場合、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は銅で形成される。
【００２８】
誘電体１０４は、第１の電極及び第２の電極１００、１０２の間に形成される。詳細には、誘電体１０４は、第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部が埋め込まれるように形成される。誘電体１０４は、比誘電率を有する物質を全て用いることができ、望ましくは、シリコン酸化膜ＳｉＯ２で形成される。その他、誘電体１０４は、高誘電率を有する金属酸化物で形成することができる。金属酸化物としては、比誘電率が３．５以上であるハフニウム酸化膜ＨｆＯ２、ジルコニウム酸化膜ＺｒＯ２、チタニウム酸化膜ＴｉＯ２、アルミニウム酸化膜ＡｌＯ３、タンタル酸化膜Ｔａ２Ｏ５等を用いることができる。
【００２９】
第１の電極１００の導電層ＭＬ１〜ＭＬ４の上下部には第１のバリア金属層１０８、１１０が形成される。第１のバリア金属層１０８、１１０は、導電層ＭＬ１〜ＭＬ４を境界として上下対称的に形成される。第１のバリア金属層１０８、１１０は、製造工程時、導電層ＭＬ１〜ＭＬ４と同時にパターニングされて、導電層ＭＬ１〜ＭＬ４と同じ形で形成される。第１のバリア金属層１０８、１１０は、チタニウム窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、チタニウム膜とチタニウム窒化膜との積層膜Ｔｉ／ＴｉＮ、タンタル膜とタンタル窒化膜との積層膜Ｔａ／ＴａＮ等で形成することができる。
【００３０】
第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の上下部にも第２のバリア金属層１１２、１１４が形成される。第２のバリア金属層１１２、１１４は、導電層ＭＬ１’〜ＭＬ４’を境界として上下対称的に形成される。第２のバリア金属層１１２、１１４は、製造工程時、導電層ＭＬ１’〜ＭＬ４’と同時にパターニングされて、導電層ＭＬ１’〜ＭＬ４’と同じ形で形成される。第２のバリア金属層１１２、１１４は、チタニウム窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、チタニウム膜とチタニウム窒化膜との積層膜Ｔｉ／ＴｉＮ、タンタル膜とタンタル窒化膜との積層膜Ｔａ／ＴａＮ等で形成することができる。
【００３１】
第１の電極及び第２の電極１００、１０２の積層構造は、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’のダマシン法と導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’のバックエンドＢＥＯＬ工程とを利用して実現することができる。誘電体１０４として用いられる誘電物質もダマシン法とバックエンドＢＥＯＬ工程とに用いられる絶縁物質をそのまま用いることができる。第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は、化学気相蒸着ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または物理気相蒸着ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により蒸着される。
【００３２】
前述したように、本発明の実施形態に係るキャパシタ構造体では、第１のビアＶ１〜Ｖ３が、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同様に、格子状の板状構造で形成されている。そして、第２のビアＶ１’〜Ｖ３’が、第１のビアＶ１〜Ｖ３と水平方向に特定距離Ｌの分だけ離隔して、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で製造されている。これにより、第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’の間の水平静電容量及び垂直静電容量を得るとともに、さらに、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’を介して得られる第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’間の水平静電容量を得ることができる。
【００３３】
第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’の構造を介してさらに得られる水平静電容量の効率を極大化させるために、本発明の実施形態では図１のように、第１の電極１００が負（−）電極で構成され、第２の電極１０２が正（＋）電極で構成される。また、第１の電極１００の各々の開口部を基準として全体的にシリンダ状に実現される単位キャパシタにおいて、第１の電極１００の開口部が多角形または円形で形成されている。このため、各々の開口部の中央に配置された第２の電極１０２を中心として、第１の電極１００が２次元アレイ状に構成される。これにより、静電容量の拡張が容易となる。
【００３４】
以下、本発明の実施形態に係るＭＯＭキャパシタ構造体（実施形態）と一般的なＭＯＭキャパシタ構造体（従来技術）との静電容量の合計を比較する。下記表１は、この２つの構造体の比較表を示す。
【００３５】
【表１】
【００３６】
前記表１において、本発明の実施形態における金属は第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’であり、ＩＭＤ（Ｉｎｔｅｒ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）は絶縁膜であって、誘電体１０４に含まれる。ＦＳＧは、フッ化ケイ酸塩ガラス（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳは、テトラエチルオルトシリケート（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）である。
【００３７】
一般に、ＭＯＭキャパシタは、金属配線（導電層）間のキャパシタに比べて静電容量は小さいが、付随的に発生するビアによるキャパシタを含む。
【００３８】
一般的なＭＯＭキャパシタ構造体において、金属による静電容量と、ビアによる静電容量とを各々１としたとき、前記表１のように、本発明の実施形態に係るキャパシタ構造体では、金属による静電容量が１．１９、ビアによる静電容量が２．６で、同一面積で非常に優れた単位静電容量の特性を示す。静電容量の大きさが相対的に小さなビアによる静電容量を無視しても、約１９％の単位静電容量の向上を得ることができる。単位キャパシタの静電容量は、キャパシタ面積に比例して増加するが、本発明の実施形態において提案したキャパシタ構造体はシリンダ型で実現されることにより、面積を最大化させることができる。
【００３９】
以上で説明したように、本発明の技術的思想は好ましい実施形態において具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００４０】
１００ 第１の電極
１０２ 第２の電極
１０４ 誘電体
ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’ 導電層
Ｖ１〜Ｖ３、Ｖ１’〜Ｖ３’ ビア
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子のキャパシタ構造体、より詳細には、ＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造のキャパシタ構造体に関する。
【背景技術】
【０００２】
一般に、半導体チップに内蔵されるキャパシタには、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造とＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造とがある。ＭＩＭ構造は、上下部電極と絶縁膜を別途に形成するためにさらなる工程が要求される。これに対して、ＭＯＭ構造は、バックエンドＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）工程において形成される内部配線間の寄生静電容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）を用いるため、別途のさらなる工程が必要でないという利点がある。
【０００３】
しかし、ＭＯＭ構造は、前述したように、バックエンドＢＥＯＬ工程において付随的に得られる寄生静電容量を用いるため、高い単位静電容量を得るためには、ＭＯＭキャパシタの面積を増加させる必要がある。このため、半導体チップ内の能動素子が占める面積が増加し、半導体チップの製造原価の側面で不利にならざるをえない。
【０００４】
関連する技術としては、例えば、米国特許出願公開第２００７／０１５５１１２号明細書（特許文献１）や、"Ｃａｐａｃｉｔｙ Ｌｉｍｉｔｓ ａｎｄ Ｍａｔｃｈｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒｓ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．３，Ｍａｒｃｈ ２００２（非特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０１５５１１２号明細書
【非特許文献】
【０００６】
【非特許文献１】"Ｃａｐａｃｉｔｙ Ｌｉｍｉｔｓ ａｎｄ Ｍａｔｃｈｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒｓ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．３，Ｍａｒｃｈ ２００２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、半導体チップの面積を増加せずとも、静電容量を増大させることのできるキャパシタ構造体を提供することにある。
【課題を解決するための手段】
【０００８】
そこで、上記の目的を達成するための本発明によるキャパシタ構造体は、 複数個の開口部を有する第１の電極と、前記開口部の各々の中央に形成される第２の電極と、前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜とを備えることを特徴とする。
【０００９】
また、上記の目的を達成するための本発明によるキャパシタ構造体は、複数個の層からなり、各層が１つまたは複数個の開口部を有し、各層が第１のビアを介して垂直方向に接続される第１の電極と、該第１の電極と対応するように複数個の層からなり、各層が第２のビアを介して垂直方向に接続され、前記第１の電極の各々の開口部の間に配置される複数個の第２の電極と、前記第１の電極及び第２の電極の間に、前記開口部を埋め込んで第２の電極を囲むように形成される誘電体とを備えることを特徴とする。
【発明の効果】
【００１０】
上記の構成を含む本発明によれば、キャパシタの電極として機能する導電層（金属配線）を格子状を有する板状構造で形成し、前記導電層（金属配線）の間にビアを配置して、前記導電層（金属配線）を垂直方向に接続することにより、キャパシタの単位面積を増加せずとも、静電容量を増大させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るキャパシタ構造体を示した斜視図である。
【図２】図１に示されたキャパシタ構造体の平面図である。
【図３】図２に示されたＩ−Ｉ'切取線に沿って示した断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の最も好ましい実施形態を添付した図面を参照して詳細に説明する。
【００１３】
図面において、層（膜や領域）等の幅、厚さ、及び間隔は、説明の便宜及び明確性を期するために誇張されたものであり、明細書内にその範囲が記載された場合、その範囲内と理解されるべきである。また、明細書の全体にわたって、層が他の層または基板「上（上部）」に形成されると記載された場合、それは他の層または基板上に直接形成され得るか、またはそれらの間に第３の層が介在することもあり得る。また、「同じ形」と記載された場合に、それは全体的な形が同じであることあるいは実質的に同じ形であることを意味し、厚さ、幅、そして大きさが同じであることを意味するものではない。なお、同じ図面符号で表示された部分は同じ層を示す。
【００１４】
図１は、本発明の実施形態に係るキャパシタ構造体を説明するために示した斜視図であり、図２は、平面図であり、図３は、図２のＩ−Ｉ'切取線に沿って示した断面図である。
【００１５】
図１〜図３に示すように、本発明の実施形態に係るキャパシタ構造体は、第１の電極及び第２の電極１００、１０２と、該第１の電極及び第２の電極１００、１０２の間に形成される誘電体１０４とを備える。
【００１６】
第１の電極１００は、複数個の導電層ＭＬ１〜ＭＬ４からなる。ここでは、４層からなる場合を図示したが、これは一例であって、導電層の個数に制限はない。
【００１７】
第１の電極１００の導電層ＭＬ１〜ＭＬ４は、少なくとも１つ以上の開口部を有する。すなわち、１つまたは複数個の開口部を有する。第１の電極１００の導電層ＭＬ１〜ＭＬ４は、内部が格子状を有する板状構造で形成される。第１の電極１００の導電層ＭＬ１〜ＭＬ４は互いに同じ形で形成される。望ましくは、同じ大きさ、厚さ、及び幅で形成される。第１の電極１００の導電層ＭＬ１〜ＭＬ４は同じ幅で形成されることができ、部位別に異なる大きさや幅で形成されることもできる。例えば、格子状を有する板状構造の場合、縁部と、その内側に形成された柱部とからなり、縁部の幅が柱部の幅より大きく形成されることができる。望ましくは、縁の幅は０．１μｍ〜１μｍで形成される。
【００１８】
第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部は、垂直方向に相互整列（アライン）されている。
【００１９】
開口部は、多角形（例えば、三角形、四角形、五角形、六角形、八角形等）、円形、半円形、および楕円形のうちいずれか１つの構造で形成される。望ましくは、正方形で形成される。これらは平面視での形状ともいえる。
【００２０】
第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４の間に交互に配置される。すなわち、第１のビアＶ１〜Ｖ３を介して第１の電極１００の導電層ＭＬ１〜ＭＬ４が垂直方向に接続され、第１の電極１００内で第１のビアＶ１〜Ｖ３と第１の電極１００の導電層ＭＬ１〜ＭＬ４とが交互に配置される。これにより、第１の電極１００は、全体的に第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部が相互に連通してシリンダ構造をなすことになる。
【００２１】
第１のビアＶ１〜Ｖ３は、対応する第１の電極１００の導電層ＭＬ１〜ＭＬ４の間に配置され、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で形成される。例えば、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同様に、格子状を有する板状構造で形成されることができる。このとき、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で実現されるが、大きさ、厚さ、及び幅においては異なって形成されることもできる。すなわち、第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同一幅、または狭い幅で形成されることができる。また、 第１のビアＶ１〜Ｖ３は、第１の電極１００の導電層ＭＬ１〜ＭＬ４よりも厚く形成されることができる。なお、第１のビアＶ１〜Ｖ３は、互いに異なる幅や厚さで形成されることができる。しかし、全体的な形は、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同じ形で実現される。
【００２２】
第２の電極１０２は、第１の電極１００と対応するよう複数個の導電層ＭＬ１’〜ＭＬ４’からなる。また、第２の電極１０２は、第１の電極１００と特定距離Ｌの分だけ離隔して形成される。望ましくは、第２の電極１０２は、第１の電極１００と０．１μｍ〜１μｍ離隔して形成される。また、第２の電極１０２は、第１の電極１００の開口部毎に少なくとも１つずつ配置される。第１の電極１００の開口部毎に１つずつ配置された第２の電極１０２は、別途の金属配線によって相互接続される。このとき、前記金属配線の構造に制限はなく、バー状（棒状）（ｂａｒ ｔｙｐｅ）または板状構造（ｆｌａｔ ｔｙｐｅ）で形成されることができ、第１の電極１００とは別途の絶縁膜によって電気的に分離される。
【００２３】
第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’は、第１の電極の導電層ＭＬ１〜ＭＬ４と同じ幅で形成される。望ましくは、第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は０．１μｍ〜１μｍの幅Ｗ１、Ｗ２で形成される。第２のビアＶ１’〜Ｖ３’は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の間に交互に配置される。すなわち、第２のビアＶ１’〜Ｖ３’を介して第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’が垂直方向に接続される。また、第２のビアＶ１’〜Ｖ３’が、対応する第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の間に配置され、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で形成される。これにより、第２の電極１０２は、その導電層ＭＬ１’〜ＭＬ４’が垂直方向に接続されたバー状構造を有するように形成される。第２の電極１０２は、第１の電極１００の開口部のように、多角形または円形で形成することができる。
【００２４】
第２のビアＶ１’〜Ｖ３’は前述したように、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で実現されるが、大きさ、厚さ、及び幅においては異なって形成することもできる。
【００２５】
すなわち、第２のビアＶ１’〜Ｖ３’は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同一幅で形成されるか、または狭い幅で形成されることができる。また、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’よりも厚く形成されることができる。なお、第２のビアＶ１’〜Ｖ３’は、互いに異なる幅や厚さで形成することができる。しかし、全体的な形は、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で実現される。
【００２６】
上記において説明された第１の電極及び第２の電極１００、１０２の各々の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は同一物質で形成される。導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は、半導体チップの製造工程において、バックエンドＢＥＯＬ工程で形成される配線工程時、共に形成することができる。したがって、半導体チップの製造工程の配線工程時に用いられる金属物質で共に形成される。例えば、金属物質としては、配線工程時に用いる物質を全て用いることができる。望ましくは、アルミニウム、銅、及び白金等が用いられる。
【００２７】
上記において説明された第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、ダマシン（ｄａｍａｓｃｅｎｅ）法を利用して互いに同一物質で形成することができる。第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、導電層ＭＬ１〜Ｍ４、ＭＬ１’〜ＭＬ４’と同一物質で形成することができる。詳細には、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は、金属物質で形成することができる。例えば、金属物質としては、アルミニウム、銅、及び白金等を用いることができる。より詳細には、導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’がアルミニウムで形成された場合、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’は銅で形成される。
【００２８】
誘電体１０４は、第１の電極及び第２の電極１００、１０２の間に形成される。詳細には、誘電体１０４は、第１の電極１００の導電層ＭＬ１〜ＭＬ４の開口部が埋め込まれるように形成される。誘電体１０４は、比誘電率を有する物質を全て用いることができ、望ましくは、シリコン酸化膜ＳｉＯ２で形成される。その他、誘電体１０４は、高誘電率を有する金属酸化物で形成することができる。金属酸化物としては、比誘電率が３．５以上であるハフニウム酸化膜ＨｆＯ２、ジルコニウム酸化膜ＺｒＯ２、チタニウム酸化膜ＴｉＯ２、アルミニウム酸化膜ＡｌＯ３、タンタル酸化膜Ｔａ２Ｏ５等を用いることができる。
【００２９】
第１の電極１００の導電層ＭＬ１〜ＭＬ４の上下部には第１のバリア金属層１０８、１１０が形成される。第１のバリア金属層１０８、１１０は、導電層ＭＬ１〜ＭＬ４を境界として上下対称的に形成される。第１のバリア金属層１０８、１１０は、製造工程時、導電層ＭＬ１〜ＭＬ４と同時にパターニングされて、導電層ＭＬ１〜ＭＬ４と同じ形で形成される。第１のバリア金属層１０８、１１０は、チタニウム窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、チタニウム膜とチタニウム窒化膜との積層膜Ｔｉ／ＴｉＮ、タンタル膜とタンタル窒化膜との積層膜Ｔａ／ＴａＮ等で形成することができる。
【００３０】
第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’の上下部にも第２のバリア金属層１１２、１１４が形成される。第２のバリア金属層１１２、１１４は、導電層ＭＬ１’〜ＭＬ４’を境界として上下対称的に形成される。第２のバリア金属層１１２、１１４は、製造工程時、導電層ＭＬ１’〜ＭＬ４’と同時にパターニングされて、導電層ＭＬ１’〜ＭＬ４’と同じ形で形成される。第２のバリア金属層１１２、１１４は、チタニウム窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、チタニウム膜とチタニウム窒化膜との積層膜Ｔｉ／ＴｉＮ、タンタル膜とタンタル窒化膜との積層膜Ｔａ／ＴａＮ等で形成することができる。
【００３１】
第１の電極及び第２の電極１００、１０２の積層構造は、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’のダマシン法と導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’のバックエンドＢＥＯＬ工程とを利用して実現することができる。誘電体１０４として用いられる誘電物質もダマシン法とバックエンドＢＥＯＬ工程とに用いられる絶縁物質をそのまま用いることができる。第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’は、化学気相蒸着ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または物理気相蒸着ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により蒸着される。
【００３２】
前述したように、本発明の実施形態に係るキャパシタ構造体では、第１のビアＶ１〜Ｖ３が、第１の電極１００の導電層ＭＬ１〜ＭＬ４と同様に、格子状の板状構造で形成されている。そして、第２のビアＶ１’〜Ｖ３’が、第１のビアＶ１〜Ｖ３と水平方向に特定距離Ｌの分だけ離隔して、第２の電極１０２の導電層ＭＬ１’〜ＭＬ４’と同じ形で製造されている。これにより、第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’の間の水平静電容量及び垂直静電容量を得るとともに、さらに、第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’を介して得られる第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’間の水平静電容量を得ることができる。
【００３３】
第１のビア及び第２のビアＶ１〜Ｖ３、Ｖ１’〜Ｖ３’の構造を介してさらに得られる水平静電容量の効率を極大化させるために、本発明の実施形態では図１のように、第１の電極１００が負（−）電極で構成され、第２の電極１０２が正（＋）電極で構成される。また、第１の電極１００の各々の開口部を基準として全体的にシリンダ状に実現される単位キャパシタにおいて、第１の電極１００の開口部が多角形または円形で形成されている。このため、各々の開口部の中央に配置された第２の電極１０２を中心として、第１の電極１００が２次元アレイ状に構成される。これにより、静電容量の拡張が容易となる。
【００３４】
以下、本発明の実施形態に係るＭＯＭキャパシタ構造体（実施形態）と一般的なＭＯＭキャパシタ構造体（従来技術）との静電容量の合計を比較する。下記表１は、この２つの構造体の比較表を示す。
【００３５】
【表１】
【００３６】
前記表１において、本発明の実施形態における金属は第１の電極及び第２の電極１００、１０２の導電層ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’であり、ＩＭＤ（Ｉｎｔｅｒ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）は絶縁膜であって、誘電体１０４に含まれる。ＦＳＧは、フッ化ケイ酸塩ガラス（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳは、テトラエチルオルトシリケート（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）である。
【００３７】
一般に、ＭＯＭキャパシタは、金属配線（導電層）間のキャパシタに比べて静電容量は小さいが、付随的に発生するビアによるキャパシタを含む。
【００３８】
一般的なＭＯＭキャパシタ構造体において、金属による静電容量と、ビアによる静電容量とを各々１としたとき、前記表１のように、本発明の実施形態に係るキャパシタ構造体では、金属による静電容量が１．１９、ビアによる静電容量が２．６で、同一面積で非常に優れた単位静電容量の特性を示す。静電容量の大きさが相対的に小さなビアによる静電容量を無視しても、約１９％の単位静電容量の向上を得ることができる。単位キャパシタの静電容量は、キャパシタ面積に比例して増加するが、本発明の実施形態において提案したキャパシタ構造体はシリンダ型で実現されることにより、面積を最大化させることができる。
【００３９】
以上で説明したように、本発明の技術的思想は好ましい実施形態において具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００４０】
１００ 第１の電極
１０２ 第２の電極
１０４ 誘電体
ＭＬ１〜ＭＬ４、ＭＬ１’〜ＭＬ４’ 導電層
Ｖ１〜Ｖ３、Ｖ１’〜Ｖ３’ ビア
【特許請求の範囲】
【請求項１】
複数の開口部を有する第１の電極と、
前記開口部の各々の中央に形成される第２の電極と、
前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜と、
を備えることを特徴とするキャパシタ構造体。
【請求項２】
前記第１の電極と第２の電極の間隔は、０．１μｍ〜１μｍであることを特徴とする請求項１に記載のキャパシタ構造体。
【請求項３】
前記開口部は、多角形構造を有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項４】
前記開口部は、円形、半円形、および楕円形のうちいずれか１つの構造を有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項５】
複数の層からなり、各層が１つまたは複数の開口部を有し、各層が第１のビアを介して垂直方向に接続される第１の電極と、
該第１の電極と対応するように複数の層からなり、各層が第２のビアを介して垂直方向に接続され、前記第１の電極の各々の前記開口部内に配置される複数の第２の電極と、
前記第１の電極及び第２の電極の間に、前記開口部を埋め込んで第２の電極を囲むように形成される誘電体と、
を備えることを特徴とするキャパシタ構造体。
【請求項６】
前記第１のビアは、対応する前記第１の電極の間に配置され、前記第１の電極と同じ形で形成され、
前記第２のビアは、対応する前記第２の電極の間に配置され、前記第２の電極と同じ形で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項７】
前記第１の電極の各層は、板状構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項８】
前記第２の電極は、棒状構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項９】
前記複数の第２の電極の各層は、別途の金属配線によって相互接続されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１０】
前記第１の電極と第２の電極の間隔は、０．１μｍ〜１μｍであることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１１】
前記第２の電極は、前記開口部毎に１つずつ配置されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１２】
前記開口部は、多角形構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１３】
前記開口部は、円形、半円形、および楕円形のうちいずれか１つの構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１４】
前記第１のビアは、前記第１の電極と同一幅または狭い幅で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１５】
前記第２のビアは、前記第２の電極と同一幅または狭い幅で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１６】
前記第１の電極の各層の開口部は、垂直方向に相互整列されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１】
複数の開口部を有する第１の電極と、
前記開口部の各々の中央に形成される第２の電極と、
前記開口部を埋め込んで第２の電極を囲むように形成される誘電膜と、
を備えることを特徴とするキャパシタ構造体。
【請求項２】
前記第１の電極と第２の電極の間隔は、０．１μｍ〜１μｍであることを特徴とする請求項１に記載のキャパシタ構造体。
【請求項３】
前記開口部は、多角形構造を有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項４】
前記開口部は、円形、半円形、および楕円形のうちいずれか１つの構造を有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項５】
複数の層からなり、各層が１つまたは複数の開口部を有し、各層が第１のビアを介して垂直方向に接続される第１の電極と、
該第１の電極と対応するように複数の層からなり、各層が第２のビアを介して垂直方向に接続され、前記第１の電極の各々の前記開口部内に配置される複数の第２の電極と、
前記第１の電極及び第２の電極の間に、前記開口部を埋め込んで第２の電極を囲むように形成される誘電体と、
を備えることを特徴とするキャパシタ構造体。
【請求項６】
前記第１のビアは、対応する前記第１の電極の間に配置され、前記第１の電極と同じ形で形成され、
前記第２のビアは、対応する前記第２の電極の間に配置され、前記第２の電極と同じ形で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項７】
前記第１の電極の各層は、板状構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項８】
前記第２の電極は、棒状構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項９】
前記複数の第２の電極の各層は、別途の金属配線によって相互接続されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１０】
前記第１の電極と第２の電極の間隔は、０．１μｍ〜１μｍであることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１１】
前記第２の電極は、前記開口部毎に１つずつ配置されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１２】
前記開口部は、多角形構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１３】
前記開口部は、円形、半円形、および楕円形のうちいずれか１つの構造を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１４】
前記第１のビアは、前記第１の電極と同一幅または狭い幅で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１５】
前記第２のビアは、前記第２の電極と同一幅または狭い幅で形成されることを特徴とする請求項５に記載のキャパシタ構造体。
【請求項１６】
前記第１の電極の各層の開口部は、垂直方向に相互整列されることを特徴とする請求項５に記載のキャパシタ構造体。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−１４１３１４（Ｐ２０１０−１４１３１４Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００９−２７３６２１（Ｐ２００９−２７３６２１）
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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