【課題】半導体装置とその製造方法において、絶縁膜のホール内に形成される導電性プラグ等の導電性材料のコンタクト抵抗が基板面内でばらつくのを防止すること。
【解決手段】シリコン基板３０の上方に第１の層間絶縁膜４５を形成する工程と、第１の層間絶縁膜４５の上方に強誘電体キャパシタQを形成する工程と、強誘電体キャパシタQの上方に、水素バリア絶縁膜５５、５７、６２と第２の層間絶縁膜５８とを有する積層膜を形成する工程と、エッチングにより積層膜にホール５８ｂ、５８ｃを形成する工程と、ホール５８ｂ、５８ｃ内に金属配線（導電性材料）６９を埋め込む工程とを有し、ホール５８ｂ、５８ｃを形成する工程において、水素バリア絶縁膜５５、５７、６２のエッチングを、第２の層間絶縁膜５８のエッチングとは異なるエッチング手法で行う半導体装置の製造方法による。 （もっと読む）

【課題】半導体装置とその製造方法において、エッチング生成物を直接観察することなくその有無を判断すること。
【解決手段】シリコン基板１の上方に、第１の導電膜１９、強誘電体膜２０、及び第２の導電膜２１を形成する工程と、第２の導電膜２１をパターニングして上部電極２１ａにする工程と、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａにする工程と、レジストパターン３０をマスクにして、該レジストパターン３０の側面を後退させながら、第１の導電膜１９をエッチングし、下部電極１９ａを形成する工程と、上部電極２０ａの上面のうち、レジストパターン３０の後退を反映して他の領域よりも高位となった段差面２１ｘの幅を測定する工程と、段差面２１ｘの幅C₁に基づいて、キャパシタ誘電体膜２０ａの側面に付着したエッチング生成物の有無を判断する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】貫通電極と導電パターンの間で接続不良が生じることを抑制できる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の表面より上に位置している。配線３４２は、第１の層間絶縁膜２６０の表面に位置している。貫通電極４４０は、基板１００の裏面から層間絶縁膜２６０の表面まで貫通しており、一端が配線３４２に接続している。バンプ９００は基板１００の裏面側に設けられ、貫通電極４４０の他端に接続している。 （もっと読む）

【課題】メモリセル領域の外部から内部への還元性元素の侵入を抑制するための半導体装置を提供する。
【解決手段】下部電極２６、第１誘電体膜２７、上部電極３１の積層構造からなるキャパシタＱを有するメモリセル領域Ａの周囲に形成され、下側導電膜２４〜２６、第２誘電体膜２７、上側導電膜２８〜３０を含む積層構造を有する環状パターン３３を半導体基板１の上方に有し、さらに、環状パターン３３の上下には、メモリセル領域Ａをさらに囲む導電性パターン、導電プラグを有している。 （もっと読む）

【課題】安定した利得が得られるアンテナ素子を備えた半導体装置、通信モジュールおよび電子機器を提供すること。
【解決手段】半導体装置１０は、能動素子が形成された能動面１ａを有する半導体基板１と、能動面１ａ上に少なくとも１層以上の絶縁性樹脂層を介して設けられた第１の配線層８と、第１の配線層８に形成されたスロットアンテナ１１と、スロットアンテナ１１に接続された共振用キャパシタ１３とを備え、スロットアンテナ１１は、矩形状の開口部１１ｂを有する平面型のアンテナ素子である。 （もっと読む）

【課題】 高さの異なる複数の配線層に対して同一工程によってビア孔を形成することができる。
【解決手段】 第１絶縁膜上に配線層を形成する工程と、第１絶縁膜の上方に第２絶縁膜を形成する工程と、下部電極と上部電極間に誘電体膜を有し、上部電極に対して下部電極及び誘電体膜が延在する容量素子の下部電極を第２絶縁膜上に形成する工程と、上部電極上及び誘電体膜上に第１膜を形成する工程と、第２絶縁膜上及び第１膜上に、第２絶縁膜及び第１膜よりもエッチング耐性が低い第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして、配線層上の第２絶縁膜を露出する第１開口部、上部電極上の第１膜を露出する第２開口部、及び誘電体膜上の第１膜を露出する第３開口部を形成する工程と、第１開口部の下方にある配線層、第２開口部の下方にある上部電極、及び第３開口部の下方にある下部電極が露出するようにエッチングする工程と、を含む。 （もっと読む）

【課題】ダマシン構造に組み込まれたキャパシタを有する半導体素子を提供する。
【解決手段】キャパシタ２５は、ダマシン構造内の半導体素子構成要素を有するダマシン構造の金属化層内全体に形成される。好ましくは、金属層の誘電体内にエッチングされる溝内にキャパシタは形成され、キャパシタは金属層の素子構成要素１６に電気的に接続する凹部内部に形成される第１のキャパシタ電極２６を包含する。絶縁体３０上に形成される第２のキャパシタ電極２７と共に絶縁体は前記第１のキャパシタ電極上に形成されるのが好ましい。これらの要素は凹部を形成するように、溝に適合するように堆積されるのが望ましく、その一部は溝内部に延在する。次に形成される素子構成要素は、第２のキャパシタ電極に電気的に接触するようにされる。 （もっと読む）

【課題】半導体装置の配線構造の信頼性を高める。
【解決手段】半導体装置は、素子１０３ａ，１０３ｂが形成された半導体基板１０１と、半導体基板１０１上に設けられた、少なくとも１層の金属層１１８及び水素含有ガスを原料ガスとしたプラズマＣＶＤ法により形成された第１の膜１２３を有する配線構造と、前記金属層１１８と非接触に前記半導体基板１０１上に形成されたＴｉＮｘ（但し、０≦ｘ）からなる第２の膜１２０とを具備する。 （もっと読む）

【課題】電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能にする。
【解決手段】セレクタ回路３００が、第１半導体部１００の電位および第２半導体部２００の電位を調整し、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方において電位差を生じさせる。これにより、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方を、静電容量素子として機能させる。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子と、半導体素子上の絶縁膜と、絶縁膜中に、欠陥の多い領域と欠陥の少ない領域とを有し、欠陥の多い領域は、金属元素が拡散され、絶縁膜の表面の一部と裏面の一部をつなぐ導電領域である半導体装置、及び、基板上に半導体素子を形成し、半導体素子上に絶縁膜を形成し、絶縁膜上に、半導体素子と電気的に接続された第１の導電膜を形成し、絶縁膜中にイオンを添加して、あるいはレーザビームを照射して、欠陥の多い領域を形成し、欠陥の多い領域上に、金属元素を含む導電材料を形成し、欠陥の多い領域に、金属元素を拡散させ、絶縁膜中に、第１の導電膜と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した強誘電体メモリ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に層間絶縁膜６を形成する工程と、層間絶縁膜６を貫通し半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ１０及び第２のプラグ１０を形成する工程と、層間絶縁膜６上に第１のプラグ１０と接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタＣを形成する工程と、キャパシタＣ、層間絶縁膜６、及び第２のプラグ１０を覆うように少なくとも１つのＡｌＯＮ層を有する水素バリア膜２０を形成する工程と、を備える。 （もっと読む）

【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。
【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。 （もっと読む）

【課題】ルテニウム含有膜を含む配線構造の低抵抗化を可能にさせた薄膜形成方法及び薄膜形成装置を提供する。
【解決手段】薄膜形成装置は、ＲｕチャンバＦ１で形成するＲｕ膜を酸化チャンバＦ２に搬送し、酸化性ガスの雰囲気にＲｕ膜を曝して、Ｒｕ膜に対し酸化処理を施す（ステップＳ１４）。また、薄膜形成装置は、酸化処理の施されたＲｕ膜を還元チャンバＦ３に搬送し、還元性ガスの雰囲気にＲｕ膜を曝して、Ｒｕ膜に対し還元処理を施す（ステップＳ１５）。 （もっと読む）

【課題】パッドと半導体装置の製造方法において、パッドの配置密度を向上させると共に、電気的試験で使用されるプローブによってパシベーション膜が欠損するのを防止する手段の提供。
【解決手段】開口面以外がパシベーション膜４０、４１で覆われたパッド３７ｂにおいて、半導体装置に設けられた三角形状又は台形状の第１の金属膜３７ｘと、第１の金属膜３７ｘ上であって、パッド３７ｂの開口面の一部分に開口４１ａの側面と接するように形成された第２の金属膜３７ｙとを備えたパッドとする。 （もっと読む）

【課題】信号配線を高密度に配置しつつ、ノイズの影響を確実に抑えるシールド構造を小さい面積で実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、拡散層１２が形成される半導体基板１１の上部に少なくとも２層の配線層Ｍ２、Ｍ３が積層され、所定電位を保持する信号を伝送するために２層の配線層Ｍ２、Ｍ３に形成された信号配線２０、３０と、信号配線２０，３０を遮蔽するために一定の電位に固定され２層の配線層Ｍ２、Ｍ３に信号配線２０、３０と隣接して形成されたシールド配線２１、３１と、半導体基板１１の上部に絶縁膜を挟んで形成されるゲート電極１３とを備え、下層の配線層Ｍ２に形成された信号配線２０が、積層方向に対向するゲート電極１３と電気的に接続されている。 （もっと読む）

【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】配線形成過程に起きる膜物性値変化を、再現性と簡便性とを両立して追跡できる技術を提供する。
【解決手段】基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃ_ｋの比誘電率を求める方法であって、基板上に設ける複合膜成膜工程と、得られた複合膜が設けられた基板を加熱および／または加湿雰囲気下に置く環境変更工程と、得た複合膜の環境変更工程後における比誘電率ｋ（複合膜）を求める工程と、基板上に任意の膜Ｃ_ｋ以外の膜を一つずつ設ける単一膜成膜工程と、単一膜成膜工程で得られた膜Ｃ_ｋ以外の単一膜が設けられた基板を加熱および／または加湿雰囲気下に置く環境変更工程と、単一膜成膜工程で得た膜Ｃ_ｋ以外の単一膜の環境変更工程後における比誘電率ｋ（単一膜）を求める工程と、複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程とを具備する。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】半導体基板１上に、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子が形成される。容量素子の下方には、ＣＭＰ工程のディッシング防止のためのダミーのゲートパターンである導体パターン８ｂと、ダミーの活性領域である活性領域１ｂとが配置され、これらは配線Ｍ１〜Ｍ５からなるシールド用の金属パターンに接続されて固定電位に接続されている。そして、導体パターン８ｂおよび活性領域１ｂは、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンと平面的に重ならないように配置される。 （もっと読む）