半導体装置及びその製造方法
【課題】貫通電極と導電パターンの間で接続不良が生じることを抑制できる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の表面より上に位置している。配線３４２は、第１の層間絶縁膜２６０の表面に位置している。貫通電極４４０は、基板１００の裏面から層間絶縁膜２６０の表面まで貫通しており、一端が配線３４２に接続している。バンプ９００は基板１００の裏面側に設けられ、貫通電極４４０の他端に接続している。
【解決手段】この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の表面より上に位置している。配線３４２は、第１の層間絶縁膜２６０の表面に位置している。貫通電極４４０は、基板１００の裏面から層間絶縁膜２６０の表面まで貫通しており、一端が配線３４２に接続している。バンプ９００は基板１００の裏面側に設けられ、貫通電極４４０の他端に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子が形成されている半導体装置同士を貼り合わせることにより半導体装置を立体的に集積する技術が開発されている。この技術において、半導体装置の半導体基板には貫通電極が設けられている。半導体基板の表面に形成された半導体素子は、層間絶縁膜上の配線及び貫通電極を介して他の半導体装置に接続している（例えば特許文献１及び２参照）。
【特許文献１】特開２００１−３３９０５７号公報
【特許文献２】特開２００６−４１４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記した特許文献に記載した半導体装置において、貫通電極の基板表面側の端部は基板の表面又は素子分離膜の表面に位置している。このため、層間絶縁膜上に位置する導電パターンと貫通電極を接続するためには、層間絶縁膜の中に、導電パターンと貫通電極を接続するビアプラグ（接続プラグ）を形成する必要がある。しかしながら、半導体装置の微細化が進んでいるため、最下層の層間絶縁膜に形成されたビアプラグの直径はきわめて小さくなっている。このため、貫通電極とビアプラグの相対位置がずれた場合には、貫通電極と導電パターンの間で接続不良が生じやすくなっていた。
【課題を解決するための手段】
【０００４】
本発明によれば、基板と、
前記基板の一方の面の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された導電パターンと、
前記基板の他方の面に設けられた接続端子と、
前記基板から前記第１の層間絶縁膜まで貫通しており、前記導電パターンと前記接続端子とを接続する貫通電極と、
を備える半導体装置が提供される。
【０００５】
前記貫通電極は、前記基板と前記第１の層間絶縁膜に設けられており、前記第１の層間絶縁膜上の前記導電パターンに直接接続しているため、前記貫通電極と前記導電パターンを接続するための接続プラグを設ける必要がない。このため、接続プラグを介して貫通電極と導電パターンを接続する場合と比較して、位置ずれに対する許容範囲が広くなる。その結果、貫通電極と導電パターンの間で接続不良が生じることを抑制できる。
【０００６】
本発明によれば、基板の表面より上に位置する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記基板の途中まで延伸する第１孔を形成する工程と、
前記第１孔内に貫通電極を形成する工程と、
前記第１の層間絶縁膜の表面に位置し、前記貫通電極の一端に接続する導電パターンを形成する工程と、
前記基板の裏面側を除去することにより、前記貫通電極の他端を露出させる工程と、
前記基板の裏面側に、前記貫通電極の他端に接続する接続端子を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
ここで前記接続プラグは、前記素子と直接接続する場合もあるし、他の配線や接続プラグを介して接続する場合もある。これらのいずれの場合においても、前記接続プラグは前記素子と電気的に接続している。
【発明の効果】
【０００８】
本発明によれば、貫通電極と導電パターンの間で接続不良が生じることを抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の一方の面（表面）の上に位置している。配線３４２は、層間絶縁膜２６０上に形成されている。バンプ９００は、基板１００の他方の面（裏面）に設けられている。貫通電極４４０は、基板１００から層間絶縁膜２６０まで貫通しており、配線３４２とバンプ９００を接続している。
【００１１】
この半導体装置において、貫通電極４４０の一端は直接配線３４２に接続している。このため、貫通電極４４０と配線３４２の相対位置が配線３４２の延伸方向にずれた場合でも、貫通電極４４０と配線３４２の間で接続不良が生じることを抑制できる。また配線３４２の代わりに導電パターンを設けた場合でも、導電パターンの面積はビアやコンタクトの面積より大きくすることができるため、貫通電極４４０と導電パターンの間で接続不良が生じることを抑制できる。以下、詳細に説明する。
【００１２】
配線３４２又は導電パターンは、例えば層間絶縁膜２６０上に形成されたＡｌパターンであってもよいし、ダマシン法により層間絶縁膜２６０の表面に埋め込まれたＣｕパターンであってもよい。また以下の説明において、層間絶縁膜の表面に位置する配線は、いずれも層間絶縁膜上に形成されたＡｌパターンであってもよいし、ダマシン法により層間絶縁膜に埋め込まれたＣｕパターンであってもよい
【００１３】
本図に示す例において、層間絶縁膜２６０は３層目の層間絶縁膜であり、基板１００と層間絶縁膜２６０の間には、一層目の層間絶縁膜２００、及び二層目の層間絶縁膜２２０，２４０が位置している。貫通電極４４０は、基板１００及び層間絶縁膜２００，２２０，２４０，２６０を貫通することにより、配線３４２と直接接続している。
【００１４】
層間絶縁膜２６０より下には、トランジスタ１２０，１４０や容量素子１６０などの素子が位置している。トランジスタ１２０及び容量素子１６０はＤＲＡＭを構成している。容量素子１６０は、二層目の層間絶縁膜２２０，２４０上に位置している。容量素子１６０は、例えばシリンダ型電極を有する容量素子である。下部電極がポリシリコンで形成されている場合、下部電極の表面はＨＳＧ（Hemispherical Grains）化されていてもよい。トランジスタ１４０は、ロジック回路又はＤＲＡＭの周辺回路を構成している。
【００１５】
これらの素子の少なくとも一つ（本図に示す例においてはトランジスタ１４０）は、層間絶縁膜２６０を貫通する接続プラグ５４０，５４２に電気的に接続している。本図に示す例では接続プラグ５４０，５４２は、層間絶縁膜２００，２２０，２４０，２６０を貫通しており、トランジスタ１４０に直接接続している。
【００１６】
また、本図に示す例において、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きい。貫通電極４４０の直径は接続プラグ５４０，５４２の直径の５倍以上であるのが好ましい。貫通電極４４０の直径は、例えば５μｍ以上２０μｍ以下である。
【００１７】
貫通電極４４０の他端は、基板１００の裏面から突出している。貫通電極４４０の他端は、基板１００の裏面から突出している部分の側壁に絶縁膜８００を有する。絶縁膜８００は、貫通電極４４０の周囲に位置する基板１００の裏面上にも形成されている。
【００１８】
なお、貫通電極４４０は、基板１００の裏面に近づくにつれて直径が小さくなっていてもよい。
【００１９】
図２〜図７の各図は、図１に示した半導体装置の製造方法を説明するための断面図である。まず図２（ａ）に示すように、基板１００に第１導電型（例えばＮ型）のディープウェル１０２、第１導電型のウェル１０４、第２導電型（例えばＰ型）のウェル１０６、素子分離膜、及びトランジスタ１２０，１４０を形成する。次いで層間絶縁膜２００、層間絶縁膜２００の表面に位置する配線３００、層間絶縁膜２２０，２４０、容量素子１６０、及びアライメントマーク３２２を形成する。アライメントマーク３２２は層間絶縁膜２４０の表面に位置しており、例えば層間絶縁膜２４０の表面に位置する配線（図示せず）及び容量素子１６０の上部電極１６４と同一工程で形成される。次いで、層間絶縁膜２４０上、容量素子１６０上、及びアライメントマーク３２２上に層間絶縁膜２６０を形成する。
【００２０】
次いで図２（ｂ）に示すように、層間絶縁膜２６０上にレジストパターン５０を形成する。レジストパターン５０は、貫通電極４４０が設けられる領域の上方に開口パターンを有する。レジストパターン５０の開口パターンを形成するときは、アライメントマーク３２２を基準に位置合わせが行われる。
【００２１】
次いで、レジストパターン５０をマスクとして層間絶縁膜２６０，２４０，２２０，２００、素子分離膜、及び基板１００をエッチングする。これにより、層間絶縁膜２６０，２４０，２２０，２００、素子分離膜、及び基板１００には第１孔４００が形成される。基板の表面から第１孔４００の底面までの距離は、例えば２０μｍ以上１００μｍ以下である。第１孔４００は、貫通電極４４０を埋め込むための孔であり、層間絶縁膜２６０の表面から基板１００の途中まで延伸している。なお、第１孔４００を形成するときには複数の層間絶縁膜が形成されているため、第１孔４００を形成するときにトランジスタ１２０，１４０に加わるチャージダメージが小さくなる。また第１孔４００を形成する領域には素子分離膜が形成されていなくてもよい。
【００２２】
その後図３（ａ）に示すように、レジストパターン５０を除去する。次いで、第１孔４００の側壁及び底面に、内壁絶縁膜４２０を形成する。このとき層間絶縁膜２６０上にも内壁絶縁膜４２０が形成される（図示せず）。内壁絶縁膜４２０は、例えば酸化シリコン膜又は酸化シリコン膜と窒化シリコン膜の積層膜であり、ＣＶＤ法により形成される。内壁絶縁膜４２０の厚さは、例えば０．１μｍ以上１μｍ以下である。
【００２３】
次いで、内壁絶縁膜４２０上にバリア膜（図示せず）を形成する。バリア膜は、金属の拡散を防止する膜であり、例えばＭｏ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＷ膜、Ｔｉ膜、Ｔａ膜、及びＣｒ膜からなる群から選ばれるひとつの単層膜又はこの群から選ばれた複数の膜を積層した膜である。
【００２４】
次いで、第１孔４００内に貫通電極４４０を埋め込む。貫通電極４４０は、例えば導電膜の形成工程と平坦化工程を複数回繰り返すことにより形成される。導電膜の形成工程は、例えばＣＶＤ法によりタングステン膜を形成する工程であり、一回の成膜では例えば１μｍ以下の膜が形成される。平坦化工程は、例えばエッチバック工程とＣＭＰ（Chemical Mechanical Polishing）工程をこの順に行う工程である。ＣＭＰ工程と次の導電膜の形成工程の間に、上記したバリア膜と同様の膜を形成する工程が入ってもよい。なお、内壁絶縁膜４２０は、層間絶縁膜２６０上に残る場合もある。
【００２５】
次いで図３（ｂ）に示すように、層間絶縁膜２６０上及び貫通電極４４０上にレジストパターン５２を形成する。レジストパターン５２は、接続プラグ５４０，５４２が設けられる領域の上方に開口パターンを有する。レジストパターン５２の開口パターンを形成するときは、アライメントマーク３２２を基準に位置合わせが行われる。
【００２６】
次いで、レジストパターン５２をマスクとして層間絶縁膜２６０，２４０，２２０，２００をエッチングする。これにより、層間絶縁膜２６０，２４０，２２０，２００には第２孔５００，５０２が形成される。第２孔５００，５０２は接続プラグ５４０，５４２を埋め込むための孔であり、一方はトランジスタ１４０のゲート電極上、他方は別のトランジスタ１４０のソース又はドレイン上に位置している。
【００２７】
その後図４（ａ）に示すように、レジストパターン５２を除去する。次いで、第２孔５００，５０２の側壁及び底面上にバリア膜（図示せず）を形成し、さらに第２孔５００，５０２内に接続プラグ５４０，５４２を埋め込む。接続プラグ５４０，５４２は、例えば導電膜の形成工程とＣＭＰ工程をこの順に行うことにより形成される。
【００２８】
次いで図４（ｂ）に示すように、層間絶縁膜２６０の表面に配線３４２，３４４，３４６を形成する。配線３４２は貫通電極４４０上に位置しており、配線３４４は接続プラグ５４０，５４２を互いに接続している。配線３４２，３４４，３４６を形成するときの位置合わせは、アライメントマーク３２２を基準に行われる。
【００２９】
その後、図５（ａ）に示すように、層間絶縁膜２６０上及び配線３４２，３４４，３４６上に層間絶縁膜２７０を形成し、さらに接続プラグ３５０及び配線３６０を形成する。配線３６０は、層間絶縁膜２７０の表面に位置しており、接続プラグ３５０は層間絶縁膜２７０に埋め込まれることにより、配線３６０と配線３４２，３４４を接続している。次いで、層間絶縁膜２７０上及び配線３６０上に保護膜２８０，２９０をこの順に形成し、さらに保護膜２９０上に樹脂層６００及びバンプ（図示せず）を形成する。このバンプはいずれかの配線３６０に電気的に接続している。
【００３０】
次いで、図５（ｂ）に示すように、樹脂層６００の上面に粘着剤層７２０を形成し、粘着剤層７２０を介して樹脂層６００を支持体７００に貼付する。粘着剤層７２０は、たとえば粘着テープである。粘着テープは基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。また、粘着テープを構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。
【００３１】
また、支持体７００の材料は、後述する裏面研削及びエッチングによる基板１００の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を備えている材料であればよく、たとえば、石英やパイレックス（登録商標）等のガラスとすることができる。また、ガラス以外の材料、たとえば、アクリル樹脂などのプラスチックス等を用いてもよい。
【００３２】
次いで図６（ａ）に示すように、基板１００の裏面を研削する。このとき、基板１００の裏面から内壁絶縁膜４２０及び貫通電極４４０が露出しないようにする。裏面研削後の基板１００の裏面から内壁絶縁膜４２０までの厚さは、例えば０．１μｍ以上１μｍ以下である。
【００３３】
次いで、図６（ｂ）に示すように、基板１００の裏面をエッチングする。これにより、基板１００の裏面から内壁絶縁膜４２０及び貫通電極４４０が、例えば１μｍ以上５μｍ以下ほど突出する。
【００３４】
次いで図７（ａ）に示すように、基板１００の裏面及び内壁絶縁膜４２０上に絶縁膜８００を形成する。絶縁膜８００は例えばＳｉＮ膜であり、例えばＣＶＤ法により形成される。次いで、例えばＣＭＰ法を用いることにより、貫通電極４４０の端面上に位置する内壁絶縁膜４２０及び絶縁膜８００を除去し、貫通電極４４０の端面を露出させる。
【００３５】
次いで図７（ｂ）に示すように、基板１００の裏面側に、バンプ９００を形成する。その後、粘着剤層７２０及び支持体７００を除去する。
【００３６】
次に、本実施形態によって得られる効果について説明する。まず、上記したように、貫通電極４４０の一端は直接配線３４２に接続しているため、貫通電極４４０と配線３４２の間で接続不良が生じることを抑制できる。特に本実施形態では、配線３４２は容量素子１６０より上層に位置している。通常、容量素子より上層に位置する配線の幅は、容量素子より下層に位置する配線の幅より広い。このため、貫通電極４４０と配線３４２の相対位置のずれに対する許容範囲が広くなり、貫通電極４４０と配線３４２の間で接続不良が生じることをさらに抑制できる。
【００３７】
また、層間絶縁膜２６０は３層目の層間絶縁膜であり、基板１００と層間絶縁膜２６０の間には、一層目の層間絶縁膜２００、及び二層目の層間絶縁膜２２０，２４０が位置している。貫通電極４４０は、基板１００及び層間絶縁膜２００，２２０，２４０，２６０を貫通することにより、配線３４２と直接接続している。このため、貫通電極４４０が層間絶縁膜２００，２２０、２４０，２６０それぞれに埋め込まれた導電体を介して配線３４２と接続する場合と比較して、貫通電極４４０と配線３４２の間の接続抵抗を小さくすることができ、かつ半導体装置を設計するときの配線の引き回しが容易になる。この効果は、層間絶縁膜２００，２２０、２４０，２６０それぞれに埋め込まれる導電体が配線の一部である場合、及び導電プラグである場合のいずれでも得られる。またこの効果は、層間絶縁膜２６０が本図に示す例と異なり二層目の層間絶縁膜である場合でも得られる。
【００３８】
また、本実施形態に示すように配線層間が接続プラグを介して接続している場合、貫通電極４４０が層間絶縁膜２００，２２０，２４０，２６０を貫通していないときには、貫通電極４４０と配線３４２は、接続プラグを介して接続することになる。この場合、層間絶縁膜２６０が何層目に位置していても、本図に示す例と比較して接続抵抗が高くなってしまう。従って、配線層間が接続プラグを介して接続している場合、本実施形態のように貫通電極４４０が配線３４２と直接接続することにより、貫通電極４４０と配線３４２の間の接続抵抗を小さくすることができる。この効果は、層間絶縁膜２６０が各図に示す例と異なり一層目の層間絶縁膜である場合でも得られる。
【００３９】
また、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きい。このため、配線層間が接続プラグを介して接続する場合と比較して、バンプ９００と配線３４２の間の抵抗をさらに小さくすることができる。
【００４０】
また、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きいため、貫通電極４４０となる導電膜は接続プラグ５４０，５４２となる導電膜より厚い。このため、貫通電極４４０を形成するときのエッチバック工程及びＣＭＰ工程は、接続プラグ５４０，５４２を形成するときのエッチバック工程及びＣＭＰ工程より長くなる。このため、貫通電極４４０を形成する前に接続プラグ５４０，５４２を形成すると、接続プラグ５４０，５４２の表面にダメージが加わる可能性がある。本実施形態では、貫通電極４４０を形成してから接続プラグ５４０，５４２を形成するため、接続プラグ５４０，５４２の表面にダメージが加わることを防止できる。
【００４１】
また、貫通電極４４０の他端は、基板１００の裏面から突出している。このため、バンプ９００が基板１００の裏面から離れる。従って、半導体装置を他の半導体装置に張り合わせた場合に、半導体装置相互間のスペースを確保することができる。また、バンプ９００と基板１００の間がショートすることを抑制できる。
【００４２】
また、貫通電極４４０の周囲に位置する基板１００の裏面上には絶縁膜８００が形成されている。これにより、バンプ９００と基板１００の間がショートすることをさらに抑制できる。
【００４３】
また、貫通電極４４０を形成してから配線３４２を形成しているため、基板１００の裏面側から第１孔４００を形成して貫通電極４４０を埋め込む場合と異なり、配線３４２にダメージが加わることを防止できる。
【００４４】
また、貫通電極４４０が埋め込まれる第１孔４００の位置合わせと、配線３４２の位置合わせは、それぞれアライメントマーク３２２を基準に行われる。この位置合わせは、いずれも層間絶縁膜２６０の上方からアライメントマーク３２２を検出することにより行われる。一方、基板１００の裏面から貫通電極を埋め込むための孔を形成する場合、この孔の位置合わせは、基板１００の裏面側からアライメントマーク３２２を検出するか、又は他のアライメントマークを基準に行われる。これらはいずれも、本実施形態よりも位置合わせ精度が低下する。従って、本実施形態によれば、基板１００の裏面側から貫通電極を埋め込む場合と比較して、貫通電極４４０と配線３４２の位置ずれが生じることを抑制できる。この結果、貫通電極４４０と配線３４２の位置ずれを防止することを目的として、配線３４２又は貫通電極４４０を太くする必要がなくなる。
【００４５】
また、基板１００の裏面から貫通電極４４０を露出させる工程において、貫通電極４４０が露出しない程度に基板１００の裏面を研削し、その後エッチングにより貫通電極４４０を露出させている。このため、基板１００の裏面を研削することにより貫通電極４４０を露出させる場合と比較して、貫通電極４４０の端部が引き伸ばされることを抑制でき、かつ研磨くずが貫通電極４４０に再付着することも抑制できる。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば接続プラグ５４０，５４２を形成してから貫通電極４４０を形成してもよい。
【図面の簡単な説明】
【００４７】
【図１】実施形態にかかる半導体装置の構成を示す断面図である。
【図２】各図は図１に示した半導体装置の製造方法を説明するための断面図である。
【図３】各図は図２の次の工程を説明するための断面図である。
【図４】各図は図３の次の工程を説明するための断面図である。
【図５】各図は図４の次の工程を説明するための断面図である。
【図６】各図は図５の次の工程を説明するための断面図である。
【図７】各図は図６の次の工程を説明するための断面図である。
【符号の説明】
【００４８】
５０ レジストパターン
５２ レジストパターン
１００ 基板
１０２ ディープウェル
１０４ ウェル
１０６ ウェル
１２０ トランジスタ
１４０ トランジスタ
１６０ 容量素子
１６４ 上部電極
２００ 層間絶縁膜
２２０ 層間絶縁膜
２４０ 層間絶縁膜
２６０ 層間絶縁膜
２７０ 層間絶縁膜
２８０ 保護膜
２９０ 保護膜
３００ 配線
３２２ アライメントマーク
３４２ 配線
３４４ 配線
３４６ 配線
３５０ 接続プラグ
３６０ 配線
４００ 第１孔
４２０ 内壁絶縁膜
４４０ 貫通電極
５００ 第２孔
５０２ 第２孔
５４０ 接続プラグ
５４２ 接続プラグ
６００ 樹脂層
７００ 支持体
７２０ 粘着剤層
８００ 絶縁膜
９００ バンプ
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子が形成されている半導体装置同士を貼り合わせることにより半導体装置を立体的に集積する技術が開発されている。この技術において、半導体装置の半導体基板には貫通電極が設けられている。半導体基板の表面に形成された半導体素子は、層間絶縁膜上の配線及び貫通電極を介して他の半導体装置に接続している（例えば特許文献１及び２参照）。
【特許文献１】特開２００１−３３９０５７号公報
【特許文献２】特開２００６−４１４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記した特許文献に記載した半導体装置において、貫通電極の基板表面側の端部は基板の表面又は素子分離膜の表面に位置している。このため、層間絶縁膜上に位置する導電パターンと貫通電極を接続するためには、層間絶縁膜の中に、導電パターンと貫通電極を接続するビアプラグ（接続プラグ）を形成する必要がある。しかしながら、半導体装置の微細化が進んでいるため、最下層の層間絶縁膜に形成されたビアプラグの直径はきわめて小さくなっている。このため、貫通電極とビアプラグの相対位置がずれた場合には、貫通電極と導電パターンの間で接続不良が生じやすくなっていた。
【課題を解決するための手段】
【０００４】
本発明によれば、基板と、
前記基板の一方の面の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された導電パターンと、
前記基板の他方の面に設けられた接続端子と、
前記基板から前記第１の層間絶縁膜まで貫通しており、前記導電パターンと前記接続端子とを接続する貫通電極と、
を備える半導体装置が提供される。
【０００５】
前記貫通電極は、前記基板と前記第１の層間絶縁膜に設けられており、前記第１の層間絶縁膜上の前記導電パターンに直接接続しているため、前記貫通電極と前記導電パターンを接続するための接続プラグを設ける必要がない。このため、接続プラグを介して貫通電極と導電パターンを接続する場合と比較して、位置ずれに対する許容範囲が広くなる。その結果、貫通電極と導電パターンの間で接続不良が生じることを抑制できる。
【０００６】
本発明によれば、基板の表面より上に位置する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記基板の途中まで延伸する第１孔を形成する工程と、
前記第１孔内に貫通電極を形成する工程と、
前記第１の層間絶縁膜の表面に位置し、前記貫通電極の一端に接続する導電パターンを形成する工程と、
前記基板の裏面側を除去することにより、前記貫通電極の他端を露出させる工程と、
前記基板の裏面側に、前記貫通電極の他端に接続する接続端子を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
ここで前記接続プラグは、前記素子と直接接続する場合もあるし、他の配線や接続プラグを介して接続する場合もある。これらのいずれの場合においても、前記接続プラグは前記素子と電気的に接続している。
【発明の効果】
【０００８】
本発明によれば、貫通電極と導電パターンの間で接続不良が生じることを抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の一方の面（表面）の上に位置している。配線３４２は、層間絶縁膜２６０上に形成されている。バンプ９００は、基板１００の他方の面（裏面）に設けられている。貫通電極４４０は、基板１００から層間絶縁膜２６０まで貫通しており、配線３４２とバンプ９００を接続している。
【００１１】
この半導体装置において、貫通電極４４０の一端は直接配線３４２に接続している。このため、貫通電極４４０と配線３４２の相対位置が配線３４２の延伸方向にずれた場合でも、貫通電極４４０と配線３４２の間で接続不良が生じることを抑制できる。また配線３４２の代わりに導電パターンを設けた場合でも、導電パターンの面積はビアやコンタクトの面積より大きくすることができるため、貫通電極４４０と導電パターンの間で接続不良が生じることを抑制できる。以下、詳細に説明する。
【００１２】
配線３４２又は導電パターンは、例えば層間絶縁膜２６０上に形成されたＡｌパターンであってもよいし、ダマシン法により層間絶縁膜２６０の表面に埋め込まれたＣｕパターンであってもよい。また以下の説明において、層間絶縁膜の表面に位置する配線は、いずれも層間絶縁膜上に形成されたＡｌパターンであってもよいし、ダマシン法により層間絶縁膜に埋め込まれたＣｕパターンであってもよい
【００１３】
本図に示す例において、層間絶縁膜２６０は３層目の層間絶縁膜であり、基板１００と層間絶縁膜２６０の間には、一層目の層間絶縁膜２００、及び二層目の層間絶縁膜２２０，２４０が位置している。貫通電極４４０は、基板１００及び層間絶縁膜２００，２２０，２４０，２６０を貫通することにより、配線３４２と直接接続している。
【００１４】
層間絶縁膜２６０より下には、トランジスタ１２０，１４０や容量素子１６０などの素子が位置している。トランジスタ１２０及び容量素子１６０はＤＲＡＭを構成している。容量素子１６０は、二層目の層間絶縁膜２２０，２４０上に位置している。容量素子１６０は、例えばシリンダ型電極を有する容量素子である。下部電極がポリシリコンで形成されている場合、下部電極の表面はＨＳＧ（Hemispherical Grains）化されていてもよい。トランジスタ１４０は、ロジック回路又はＤＲＡＭの周辺回路を構成している。
【００１５】
これらの素子の少なくとも一つ（本図に示す例においてはトランジスタ１４０）は、層間絶縁膜２６０を貫通する接続プラグ５４０，５４２に電気的に接続している。本図に示す例では接続プラグ５４０，５４２は、層間絶縁膜２００，２２０，２４０，２６０を貫通しており、トランジスタ１４０に直接接続している。
【００１６】
また、本図に示す例において、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きい。貫通電極４４０の直径は接続プラグ５４０，５４２の直径の５倍以上であるのが好ましい。貫通電極４４０の直径は、例えば５μｍ以上２０μｍ以下である。
【００１７】
貫通電極４４０の他端は、基板１００の裏面から突出している。貫通電極４４０の他端は、基板１００の裏面から突出している部分の側壁に絶縁膜８００を有する。絶縁膜８００は、貫通電極４４０の周囲に位置する基板１００の裏面上にも形成されている。
【００１８】
なお、貫通電極４４０は、基板１００の裏面に近づくにつれて直径が小さくなっていてもよい。
【００１９】
図２〜図７の各図は、図１に示した半導体装置の製造方法を説明するための断面図である。まず図２（ａ）に示すように、基板１００に第１導電型（例えばＮ型）のディープウェル１０２、第１導電型のウェル１０４、第２導電型（例えばＰ型）のウェル１０６、素子分離膜、及びトランジスタ１２０，１４０を形成する。次いで層間絶縁膜２００、層間絶縁膜２００の表面に位置する配線３００、層間絶縁膜２２０，２４０、容量素子１６０、及びアライメントマーク３２２を形成する。アライメントマーク３２２は層間絶縁膜２４０の表面に位置しており、例えば層間絶縁膜２４０の表面に位置する配線（図示せず）及び容量素子１６０の上部電極１６４と同一工程で形成される。次いで、層間絶縁膜２４０上、容量素子１６０上、及びアライメントマーク３２２上に層間絶縁膜２６０を形成する。
【００２０】
次いで図２（ｂ）に示すように、層間絶縁膜２６０上にレジストパターン５０を形成する。レジストパターン５０は、貫通電極４４０が設けられる領域の上方に開口パターンを有する。レジストパターン５０の開口パターンを形成するときは、アライメントマーク３２２を基準に位置合わせが行われる。
【００２１】
次いで、レジストパターン５０をマスクとして層間絶縁膜２６０，２４０，２２０，２００、素子分離膜、及び基板１００をエッチングする。これにより、層間絶縁膜２６０，２４０，２２０，２００、素子分離膜、及び基板１００には第１孔４００が形成される。基板の表面から第１孔４００の底面までの距離は、例えば２０μｍ以上１００μｍ以下である。第１孔４００は、貫通電極４４０を埋め込むための孔であり、層間絶縁膜２６０の表面から基板１００の途中まで延伸している。なお、第１孔４００を形成するときには複数の層間絶縁膜が形成されているため、第１孔４００を形成するときにトランジスタ１２０，１４０に加わるチャージダメージが小さくなる。また第１孔４００を形成する領域には素子分離膜が形成されていなくてもよい。
【００２２】
その後図３（ａ）に示すように、レジストパターン５０を除去する。次いで、第１孔４００の側壁及び底面に、内壁絶縁膜４２０を形成する。このとき層間絶縁膜２６０上にも内壁絶縁膜４２０が形成される（図示せず）。内壁絶縁膜４２０は、例えば酸化シリコン膜又は酸化シリコン膜と窒化シリコン膜の積層膜であり、ＣＶＤ法により形成される。内壁絶縁膜４２０の厚さは、例えば０．１μｍ以上１μｍ以下である。
【００２３】
次いで、内壁絶縁膜４２０上にバリア膜（図示せず）を形成する。バリア膜は、金属の拡散を防止する膜であり、例えばＭｏ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＷ膜、Ｔｉ膜、Ｔａ膜、及びＣｒ膜からなる群から選ばれるひとつの単層膜又はこの群から選ばれた複数の膜を積層した膜である。
【００２４】
次いで、第１孔４００内に貫通電極４４０を埋め込む。貫通電極４４０は、例えば導電膜の形成工程と平坦化工程を複数回繰り返すことにより形成される。導電膜の形成工程は、例えばＣＶＤ法によりタングステン膜を形成する工程であり、一回の成膜では例えば１μｍ以下の膜が形成される。平坦化工程は、例えばエッチバック工程とＣＭＰ（Chemical Mechanical Polishing）工程をこの順に行う工程である。ＣＭＰ工程と次の導電膜の形成工程の間に、上記したバリア膜と同様の膜を形成する工程が入ってもよい。なお、内壁絶縁膜４２０は、層間絶縁膜２６０上に残る場合もある。
【００２５】
次いで図３（ｂ）に示すように、層間絶縁膜２６０上及び貫通電極４４０上にレジストパターン５２を形成する。レジストパターン５２は、接続プラグ５４０，５４２が設けられる領域の上方に開口パターンを有する。レジストパターン５２の開口パターンを形成するときは、アライメントマーク３２２を基準に位置合わせが行われる。
【００２６】
次いで、レジストパターン５２をマスクとして層間絶縁膜２６０，２４０，２２０，２００をエッチングする。これにより、層間絶縁膜２６０，２４０，２２０，２００には第２孔５００，５０２が形成される。第２孔５００，５０２は接続プラグ５４０，５４２を埋め込むための孔であり、一方はトランジスタ１４０のゲート電極上、他方は別のトランジスタ１４０のソース又はドレイン上に位置している。
【００２７】
その後図４（ａ）に示すように、レジストパターン５２を除去する。次いで、第２孔５００，５０２の側壁及び底面上にバリア膜（図示せず）を形成し、さらに第２孔５００，５０２内に接続プラグ５４０，５４２を埋め込む。接続プラグ５４０，５４２は、例えば導電膜の形成工程とＣＭＰ工程をこの順に行うことにより形成される。
【００２８】
次いで図４（ｂ）に示すように、層間絶縁膜２６０の表面に配線３４２，３４４，３４６を形成する。配線３４２は貫通電極４４０上に位置しており、配線３４４は接続プラグ５４０，５４２を互いに接続している。配線３４２，３４４，３４６を形成するときの位置合わせは、アライメントマーク３２２を基準に行われる。
【００２９】
その後、図５（ａ）に示すように、層間絶縁膜２６０上及び配線３４２，３４４，３４６上に層間絶縁膜２７０を形成し、さらに接続プラグ３５０及び配線３６０を形成する。配線３６０は、層間絶縁膜２７０の表面に位置しており、接続プラグ３５０は層間絶縁膜２７０に埋め込まれることにより、配線３６０と配線３４２，３４４を接続している。次いで、層間絶縁膜２７０上及び配線３６０上に保護膜２８０，２９０をこの順に形成し、さらに保護膜２９０上に樹脂層６００及びバンプ（図示せず）を形成する。このバンプはいずれかの配線３６０に電気的に接続している。
【００３０】
次いで、図５（ｂ）に示すように、樹脂層６００の上面に粘着剤層７２０を形成し、粘着剤層７２０を介して樹脂層６００を支持体７００に貼付する。粘着剤層７２０は、たとえば粘着テープである。粘着テープは基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。また、粘着テープを構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。
【００３１】
また、支持体７００の材料は、後述する裏面研削及びエッチングによる基板１００の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を備えている材料であればよく、たとえば、石英やパイレックス（登録商標）等のガラスとすることができる。また、ガラス以外の材料、たとえば、アクリル樹脂などのプラスチックス等を用いてもよい。
【００３２】
次いで図６（ａ）に示すように、基板１００の裏面を研削する。このとき、基板１００の裏面から内壁絶縁膜４２０及び貫通電極４４０が露出しないようにする。裏面研削後の基板１００の裏面から内壁絶縁膜４２０までの厚さは、例えば０．１μｍ以上１μｍ以下である。
【００３３】
次いで、図６（ｂ）に示すように、基板１００の裏面をエッチングする。これにより、基板１００の裏面から内壁絶縁膜４２０及び貫通電極４４０が、例えば１μｍ以上５μｍ以下ほど突出する。
【００３４】
次いで図７（ａ）に示すように、基板１００の裏面及び内壁絶縁膜４２０上に絶縁膜８００を形成する。絶縁膜８００は例えばＳｉＮ膜であり、例えばＣＶＤ法により形成される。次いで、例えばＣＭＰ法を用いることにより、貫通電極４４０の端面上に位置する内壁絶縁膜４２０及び絶縁膜８００を除去し、貫通電極４４０の端面を露出させる。
【００３５】
次いで図７（ｂ）に示すように、基板１００の裏面側に、バンプ９００を形成する。その後、粘着剤層７２０及び支持体７００を除去する。
【００３６】
次に、本実施形態によって得られる効果について説明する。まず、上記したように、貫通電極４４０の一端は直接配線３４２に接続しているため、貫通電極４４０と配線３４２の間で接続不良が生じることを抑制できる。特に本実施形態では、配線３４２は容量素子１６０より上層に位置している。通常、容量素子より上層に位置する配線の幅は、容量素子より下層に位置する配線の幅より広い。このため、貫通電極４４０と配線３４２の相対位置のずれに対する許容範囲が広くなり、貫通電極４４０と配線３４２の間で接続不良が生じることをさらに抑制できる。
【００３７】
また、層間絶縁膜２６０は３層目の層間絶縁膜であり、基板１００と層間絶縁膜２６０の間には、一層目の層間絶縁膜２００、及び二層目の層間絶縁膜２２０，２４０が位置している。貫通電極４４０は、基板１００及び層間絶縁膜２００，２２０，２４０，２６０を貫通することにより、配線３４２と直接接続している。このため、貫通電極４４０が層間絶縁膜２００，２２０、２４０，２６０それぞれに埋め込まれた導電体を介して配線３４２と接続する場合と比較して、貫通電極４４０と配線３４２の間の接続抵抗を小さくすることができ、かつ半導体装置を設計するときの配線の引き回しが容易になる。この効果は、層間絶縁膜２００，２２０、２４０，２６０それぞれに埋め込まれる導電体が配線の一部である場合、及び導電プラグである場合のいずれでも得られる。またこの効果は、層間絶縁膜２６０が本図に示す例と異なり二層目の層間絶縁膜である場合でも得られる。
【００３８】
また、本実施形態に示すように配線層間が接続プラグを介して接続している場合、貫通電極４４０が層間絶縁膜２００，２２０，２４０，２６０を貫通していないときには、貫通電極４４０と配線３４２は、接続プラグを介して接続することになる。この場合、層間絶縁膜２６０が何層目に位置していても、本図に示す例と比較して接続抵抗が高くなってしまう。従って、配線層間が接続プラグを介して接続している場合、本実施形態のように貫通電極４４０が配線３４２と直接接続することにより、貫通電極４４０と配線３４２の間の接続抵抗を小さくすることができる。この効果は、層間絶縁膜２６０が各図に示す例と異なり一層目の層間絶縁膜である場合でも得られる。
【００３９】
また、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きい。このため、配線層間が接続プラグを介して接続する場合と比較して、バンプ９００と配線３４２の間の抵抗をさらに小さくすることができる。
【００４０】
また、貫通電極４４０の直径は接続プラグ５４０，５４２の直径より大きいため、貫通電極４４０となる導電膜は接続プラグ５４０，５４２となる導電膜より厚い。このため、貫通電極４４０を形成するときのエッチバック工程及びＣＭＰ工程は、接続プラグ５４０，５４２を形成するときのエッチバック工程及びＣＭＰ工程より長くなる。このため、貫通電極４４０を形成する前に接続プラグ５４０，５４２を形成すると、接続プラグ５４０，５４２の表面にダメージが加わる可能性がある。本実施形態では、貫通電極４４０を形成してから接続プラグ５４０，５４２を形成するため、接続プラグ５４０，５４２の表面にダメージが加わることを防止できる。
【００４１】
また、貫通電極４４０の他端は、基板１００の裏面から突出している。このため、バンプ９００が基板１００の裏面から離れる。従って、半導体装置を他の半導体装置に張り合わせた場合に、半導体装置相互間のスペースを確保することができる。また、バンプ９００と基板１００の間がショートすることを抑制できる。
【００４２】
また、貫通電極４４０の周囲に位置する基板１００の裏面上には絶縁膜８００が形成されている。これにより、バンプ９００と基板１００の間がショートすることをさらに抑制できる。
【００４３】
また、貫通電極４４０を形成してから配線３４２を形成しているため、基板１００の裏面側から第１孔４００を形成して貫通電極４４０を埋め込む場合と異なり、配線３４２にダメージが加わることを防止できる。
【００４４】
また、貫通電極４４０が埋め込まれる第１孔４００の位置合わせと、配線３４２の位置合わせは、それぞれアライメントマーク３２２を基準に行われる。この位置合わせは、いずれも層間絶縁膜２６０の上方からアライメントマーク３２２を検出することにより行われる。一方、基板１００の裏面から貫通電極を埋め込むための孔を形成する場合、この孔の位置合わせは、基板１００の裏面側からアライメントマーク３２２を検出するか、又は他のアライメントマークを基準に行われる。これらはいずれも、本実施形態よりも位置合わせ精度が低下する。従って、本実施形態によれば、基板１００の裏面側から貫通電極を埋め込む場合と比較して、貫通電極４４０と配線３４２の位置ずれが生じることを抑制できる。この結果、貫通電極４４０と配線３４２の位置ずれを防止することを目的として、配線３４２又は貫通電極４４０を太くする必要がなくなる。
【００４５】
また、基板１００の裏面から貫通電極４４０を露出させる工程において、貫通電極４４０が露出しない程度に基板１００の裏面を研削し、その後エッチングにより貫通電極４４０を露出させている。このため、基板１００の裏面を研削することにより貫通電極４４０を露出させる場合と比較して、貫通電極４４０の端部が引き伸ばされることを抑制でき、かつ研磨くずが貫通電極４４０に再付着することも抑制できる。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば接続プラグ５４０，５４２を形成してから貫通電極４４０を形成してもよい。
【図面の簡単な説明】
【００４７】
【図１】実施形態にかかる半導体装置の構成を示す断面図である。
【図２】各図は図１に示した半導体装置の製造方法を説明するための断面図である。
【図３】各図は図２の次の工程を説明するための断面図である。
【図４】各図は図３の次の工程を説明するための断面図である。
【図５】各図は図４の次の工程を説明するための断面図である。
【図６】各図は図５の次の工程を説明するための断面図である。
【図７】各図は図６の次の工程を説明するための断面図である。
【符号の説明】
【００４８】
５０ レジストパターン
５２ レジストパターン
１００ 基板
１０２ ディープウェル
１０４ ウェル
１０６ ウェル
１２０ トランジスタ
１４０ トランジスタ
１６０ 容量素子
１６４ 上部電極
２００ 層間絶縁膜
２２０ 層間絶縁膜
２４０ 層間絶縁膜
２６０ 層間絶縁膜
２７０ 層間絶縁膜
２８０ 保護膜
２９０ 保護膜
３００ 配線
３２２ アライメントマーク
３４２ 配線
３４４ 配線
３４６ 配線
３５０ 接続プラグ
３６０ 配線
４００ 第１孔
４２０ 内壁絶縁膜
４４０ 貫通電極
５００ 第２孔
５０２ 第２孔
５４０ 接続プラグ
５４２ 接続プラグ
６００ 樹脂層
７００ 支持体
７２０ 粘着剤層
８００ 絶縁膜
９００ バンプ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一方の面の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された導電パターンと、
前記基板の他方の面に設けられた接続端子と、
前記基板から前記第１の層間絶縁膜まで貫通しており、前記導電パターンと前記接続端子とを接続する貫通電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の層間絶縁膜と前記基板の間に位置する第２の層間絶縁膜を備え、
前記貫通電極は、前記基板、前記第２の層間絶縁膜、及び前記第１の層間絶縁膜を貫通している半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の層間絶縁膜より下に位置する素子と、
前記第１の層間絶縁膜を貫通し、前記素子に電気的に接続する接続プラグと、
を備える半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記貫通電極の直径は前記接続プラグの直径より大きい半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記貫通電極の直径は前記接続プラグの直径の５倍以上である半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記貫通電極の他端は、前記基板の裏面から突出している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記貫通電極の周囲に位置する前記基板の裏面上に形成された絶縁膜を備える半導体装置。
【請求項８】
請求項１〜７のいずれかひとつに記載の半導体装置において、
前記第１の絶縁膜の下に位置する容量素子を備える半導体装置。
【請求項９】
基板の表面より上に位置する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記基板の途中まで延伸する第１孔を形成する工程と、
前記第１孔内に貫通電極を形成する工程と、
前記第１の層間絶縁膜の表面に位置し、前記貫通電極の一端に接続する導電パターンを形成する工程と、
前記基板の裏面側を除去することにより、前記貫通電極の他端を露出させる工程と、
前記基板の裏面側に、前記貫通電極の他端に接続する接続端子を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記貫通電極の他端を露出させる工程は、
前記貫通電極の他端が露出しないように前記基板の裏面を研削し、その後前記基板の裏面をエッチングすることにより前記貫通電極の他端を露出させる工程を有する半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、第１の層間絶縁膜を形成する工程の後、かつ前記導電パターンを形成する工程の前に、
前記第１の層間絶縁膜を貫通する第２孔を形成する工程と、
前記第２孔内に接続プラグを形成する工程と、
を備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２孔を形成する工程及び前記接続プラグを形成する工程は、前記貫通電極を形成する工程の後に行われる半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか一つに記載の半導体装置の製造方法において、
前記第１の層間絶縁膜を形成する工程の前に、前記基板と前記第１の層間絶縁膜の間に位置するアライメントマークを形成する工程を備え、
前記第１孔を形成する工程、及び前記導電パターンを形成する工程それぞれにおいて、前記アライメントマークを前記第１の層間絶縁膜の上方から検出することにより、位置合わせが行われる半導体装置の製造方法。
【請求項１】
基板と、
前記基板の一方の面の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された導電パターンと、
前記基板の他方の面に設けられた接続端子と、
前記基板から前記第１の層間絶縁膜まで貫通しており、前記導電パターンと前記接続端子とを接続する貫通電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の層間絶縁膜と前記基板の間に位置する第２の層間絶縁膜を備え、
前記貫通電極は、前記基板、前記第２の層間絶縁膜、及び前記第１の層間絶縁膜を貫通している半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の層間絶縁膜より下に位置する素子と、
前記第１の層間絶縁膜を貫通し、前記素子に電気的に接続する接続プラグと、
を備える半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記貫通電極の直径は前記接続プラグの直径より大きい半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記貫通電極の直径は前記接続プラグの直径の５倍以上である半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記貫通電極の他端は、前記基板の裏面から突出している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記貫通電極の周囲に位置する前記基板の裏面上に形成された絶縁膜を備える半導体装置。
【請求項８】
請求項１〜７のいずれかひとつに記載の半導体装置において、
前記第１の絶縁膜の下に位置する容量素子を備える半導体装置。
【請求項９】
基板の表面より上に位置する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記基板の途中まで延伸する第１孔を形成する工程と、
前記第１孔内に貫通電極を形成する工程と、
前記第１の層間絶縁膜の表面に位置し、前記貫通電極の一端に接続する導電パターンを形成する工程と、
前記基板の裏面側を除去することにより、前記貫通電極の他端を露出させる工程と、
前記基板の裏面側に、前記貫通電極の他端に接続する接続端子を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記貫通電極の他端を露出させる工程は、
前記貫通電極の他端が露出しないように前記基板の裏面を研削し、その後前記基板の裏面をエッチングすることにより前記貫通電極の他端を露出させる工程を有する半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、第１の層間絶縁膜を形成する工程の後、かつ前記導電パターンを形成する工程の前に、
前記第１の層間絶縁膜を貫通する第２孔を形成する工程と、
前記第２孔内に接続プラグを形成する工程と、
を備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２孔を形成する工程及び前記接続プラグを形成する工程は、前記貫通電極を形成する工程の後に行われる半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか一つに記載の半導体装置の製造方法において、
前記第１の層間絶縁膜を形成する工程の前に、前記基板と前記第１の層間絶縁膜の間に位置するアライメントマークを形成する工程を備え、
前記第１孔を形成する工程、及び前記導電パターンを形成する工程それぞれにおいて、前記アライメントマークを前記第１の層間絶縁膜の上方から検出することにより、位置合わせが行われる半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２７７７１９（Ｐ２００９−２７７７１９Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２５０４２（Ｐ２００８−１２５０４２）
【出願日】平成２０年５月１２日（２００８．５．１２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１２日（２００８．５．１２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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