半導体装置とその製造方法
【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)等が知られている。
【０００３】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、フラッシュメモリと比較して動作電圧が低く、高速動作が可能である点で有利である。
【０００４】
このような利点により、FeRAMは今後その応用範囲がますます広がると考えられ、強誘電体キャパシタの更なる品質向上が望まれる。
【特許文献１】特開２００２−２４６５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、前記上部電極を覆うレジストパターンを形成する工程と、前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、前記レジストパターンを除去する工程と、前記第１の導電膜をパターニングして下部電極を形成する工程と、前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、前記上部電極の上の前記絶縁膜にホールを形成する工程と、前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われる半導体装置の製造方法が提供される。
【０００７】
また、その開示の他の観点によれば、半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、前記上部電極を覆うレジストパターンを形成する工程と、前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、前記レジストパターンを除去する工程と、前記第１の導電膜をパターニングして下部電極を形成する工程と、前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有する半導体装置の製造方法が提供される。
【０００８】
そして、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成される下部電極と、前記下部電極上に形成されるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくした半導体装置が提供される。
【０００９】
また、その開示の更に別の観点によれば、半導体基板と、前記半導体基板の上方に形成される下部電極と、前記下部電極上に形成されるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成された半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置とその製造方法によれば、上部電極の並びのうちで端部における該上部電極上のホールの形成予定領域が、エッチングにより側面が後退した後のレジストパターンにより覆われる。よって、そのレジストパターンの側面に対応する部分の上部電極上にエッチング残渣が発生しても、そのエッチング残渣はホール内には現れない。したがって、エッチング残渣が原因でホール内に埋め込まれる導電材料のカバレッジが低下するのが防止され、導電材料の成膜雰囲気に含まれる水素等が上部電極に到達し難くなる。これにより、水素が原因で上部電極が劣化するのが抑制され、キャパシタを備えた半導体装置の品質が向上する。
【００１１】
そのような効果は、端部以外の上部電極の上にホールを形成しつつ、端部の上部電極についてはその全面を絶縁膜で覆ってホールを形成しないことによっても奏される。
【発明を実施するための最良の形態】
【００１２】
（１）調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【００１３】
図１〜図４は、この調査で使用したサンプルの製造途中の平面図である。このサンプルは、プレーナ型のFeRAMであり、以下のようにして製造される。
【００１４】
まず、図１（ａ）に示すように、シリコン基板１０１の上方に、第１の導電膜１０２としてプラチナ膜をスパッタ法で１５０nmの厚さに形成する。なお、第１の導電膜１０２を形成する前に、密着膜としてアルミナ膜を２０nmの厚さに形成してもよい。
【００１５】
次いで、第１の導電膜１０２の上にスパッタ法でPZT膜を１４０nmの厚さに形成し、そのPZT膜を強誘電体膜１０３とする。スパッタ法で形成された強誘電体膜１０３は成膜の時点では結晶化しておらず、強誘電体特性に乏しい。そこで、酸素含有雰囲気中で強誘電体膜１０３をアニールすることにより、その強誘電体膜１０３中のPZTを結晶化し、強誘電体膜１０３の強誘電体特性を高める。
【００１６】
その後に、強誘電体膜１０３の上に第２の導電膜１０４としてスパッタ法で酸化イリジウム膜を１５０nmの厚さに形成する。
【００１７】
続いて、図１（ｂ）に示すように、フォトリソグラフィとエッチングにより第２の導電膜１０４をパターニングし、複数の島状の上部電極１０４ａを形成する。
【００１８】
そして、図２（ａ）に示すように、シリコン基板１の上側全面にフォトレジスト１０５を塗布する。
【００１９】
その後、図２（ｂ）に示すように、フォトレジスト１０５を露光、現像し、複数の上部電極１０４ａを共通に覆うストライブ状のレジストパターン１０５ａを形成する。
【００２０】
次に、図３（ａ）に示すように、レジストパターン１０５ａをマスクにしながら強誘電体膜１０３をドライエッチングする。これにより、第１の導電膜１０２の上に、複数の上部電極１０４ａに共通のストライプ状のキャパシタ誘電体膜１０３ａが形成されることになる。
【００２１】
但し、そのようなドライエッチングでは、強誘電体膜１０３中のPZTから鉛がエッチング雰囲気に放出され、その鉛を含む反応性生物がレジストパターン１０５ａの側面に付着する。そのような反応生成物は、以降の工程において飛散することにより、電極等のデバイスパターン同士を電気的に短絡させてしまい、歩留まり低下の原因となる。
【００２２】
特に、ストライプ状のレジストパターン１０５ａの端部は、レジストパターン１０５ａの配置が疎な部分と密な部分との境目にあり、このような部分では他の部分よりも反応生成物が多く付着する。
【００２３】
そこで、本工程では、レジストパターン１０５ａの側面が後退するような条件を用いることにより、その側面の反応生成物を削ぎ落としながらドライエッチングを行い、反応生成物がなるべく残らないようにする。
【００２４】
レジストパターン１０５ａの側面を後退させるには、例えば、塩素とアルゴンとの混合ガスをエッチングガスとして用いればよい。
【００２５】
この後に、レジストパターン１０５ａは除去される。
【００２６】
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより第１の導電膜１０２をパターニングすることにより、ストライプ状の下部電極１０２ａを形成する。
【００２７】
ここまでの工程により、シリコン基板１０１の上方には、各上部電極１０４ａに対応して複数の強誘電体キャパシタQ1〜Q3が形成されたことになる。図示のように、各々のキャパシタQ1〜Q3は、下部電極１０２ａとキャパシタ誘電体膜１０３ａとを共有する。
【００２８】
次いで、図４に示すように、シリコン基板１の上側全面に層間絶縁膜１０７としてCVD法により酸化シリコン（SiO2）膜を１４００nmの厚さに形成し、更にその上面をCMP(Chemical Mechanical Polishing)法により平坦化する。その後に、層間絶縁膜１０７をパターニングして、各上部電極１０４ａの上にホール１０７ａを形成する。
【００２９】
その後に、上部電極１０４ａと電気的なコンタクトをとるために導体プラグ１０９をホール７ａ内に形成する。
【００３０】
図５は、図４のＩ−Ｉ線に沿う断面図である。
【００３１】
上記の導体プラグ１０９を形成するにあたっては、まず、スパッタ法によりグルー膜１１０として窒化チタン膜を１００nmの厚さに形成し、更にその上にCVD法によりタングステン膜１１１を３００nmの厚さに形成して、ホール７ａを完全に埋め込む。
【００３２】
そして、層間絶縁膜１０７の上の余分なグルー膜１１０とタングステン膜１１１とをCMP法により研磨して除去し、それらをホール１０７ａ内にのみ導体プラグ１０９として残す。
【００３３】
以上により、このサンプルの基本構造が完成する。
【００３４】
図３（ａ）を参照して説明したように、この例では、強誘電体膜１０３をドライエッチングしてキャパシタ誘電体膜１０３ａを形成するときに、レジストパターン１０５ａの側面を後退させることにより、該側面に反応生成物が付着しないようにした。
【００３５】
図６（ａ）は、これとは異なり、レジストパターン１０５ａの側面を後退させなかった場合のサンプルをSEM(Scanning Electron Microscope)により観察し、その観察像を基にして描いた斜視図である。また、図６（ｂ）は、その断面図である。
【００３６】
これらに示されるように、レジストパターン１０５ａの側面を後退させないと、その側面があった部分に反応生成物１１５がフェンス状に付着してしまう。その反応生成物１１５が剥離すると、後の工程でデバイス表面に反応生成物１１５が再付着して、歩留まりが低下するおそれがある。
【００３７】
そのような反応生成物１１５の発生は、上記のようにレジストパターンを後退させることで抑制することができる。
【００３８】
ところが、本願発明者が調査を進めたところ、反応生成物１１５のような顕著な副生成物ではないものの、レジストパターン１０５ａを後退させた場合でも上部電極１０４ａ上にエッチング残渣が残ることがあることが明らかとなった。
【００３９】
図７は、レジストパターン１０５ａを除去した後に、そのようなエッチング残渣をSEMにより観察し、それを基にして描いた平面図である。
【００４０】
これに示されるように、上部電極１０４ａの上において、後退後のレジストパターン１０５ａの側面があった部分にエッチング残渣１１６が残る。
【００４１】
そのエッチング残渣１１６は、強誘電体膜１０３中の鉛とレジストパターン１０５ａとが反応して生成されたと考えられ、レジストパターン１０５ａを除去するためのアッシング工程や水洗工程では取り難く、これらの工程以降にも残り続けてしまう。
【００４２】
しかしながら、そのエッチング残渣１１６は、以下のように強誘電体キャパシタQ1〜Q3の品質を劣化させる要因になり得る。
【００４３】
図８は、導体プラグ１０９を形成した後に、ストライプ状のキャパシタ誘電体膜１０３ａの端部の強誘電体キャパシタQ1の断面をSEMにより観察し、それを基にして描いた断面図である。
【００４４】
なお、微小なエッチング残渣１１６は図８では現れていないが、そのエッチング残渣１１６の上に導体プラグ１０９は形成されている。
【００４５】
この場合、エッチング残渣１１６がある部分において、グルー膜１１０の膜厚が薄くなって水素等に対するバリア性が低下する。そのため、タングステン膜１１１を形成するときの水素がグルー膜１１０を透過し、その水素によって上部電極１０４ａの酸化イリジウムが還元されてしまうので、還元によって酸素が抜けた部分の上部電極１０４ａに図示のような空洞１０４ｘが形成されてしまうことになる。
【００４６】
空洞１０４ｘが形成されるのは、導体プラグ１０９とエッチング残渣１１６とが重なる端部のキャパシタQ1においてである。しかし、残りのキャパシタQ2、Q3も、以下のようにこのエッチング残渣１１６の影響を受ける。
【００４７】
図９は、上記の強誘電体キャパシタQ1〜Q3の残留分極電荷量（Qsw）を調査して得られたグラフである。
【００４８】
これに示されるように、各キャパシタQ1〜Q3のうち、空洞１０４ｘが形成された端部のキャパシタQ1の残留分極電荷量が最も小さい。
【００４９】
また、端から二個目のキャパシタQ2は、その上部電極１０４ａに空洞１０４ｘが形成されていないにも関わらず、三個目のキャパシタQ3よりも残留分極電荷量が低下してしまっている。これは、端部のキャパシタQ1の空洞１０４ｘから水素等の還元性物質がキャパシタ誘電体膜１０３ａに侵入し、二個目のキャパシタQ2の下のキャパシタ誘電体膜１０３ａを劣化させたためと考えられる。
【００５０】
以上のように、この例では、複数のキャパシタの並びのうち端部のキャパシタQ1においてエッチング残渣１１６と導体プラグ１０９とが重なってしまう。その結果、キャパシタQ1の上部電極１０４ａに空洞１０４ｘが形成されると共に、端から二個目のキャパシタQ2の強誘電体特性も劣化してしまう。
【００５１】
端部のキャパシタQ1では、上部電極１０４ａ等のデバイスパターンの配置の疎密が他のキャパシタQ2、Q3におけるのとは異なるので、エッチングレート等もこれらのキャパシタQ1、Q2とは異なった傾向となり、そもそもデバイスパターンの形状が崩れ易い。したがって、端部のキャパシタQ1については回路を構成しないダミーキャパシタとする場合が多く、空洞１０４ｘが形成された場合でも回路に特段の影響を与えない。
【００５２】
しかし、キャパシタQ2は回路を構成する真のキャパシタであるため、上記のように強誘電体特性が劣化したのでは、半導体装置の歩留まりが低下するおそれがある。
【００５３】
このような問題を回避するため、例えば、スパッタ法よりもカバレッジ特性が良好なCVD法でグルー膜１１０を形成することにより、エッチング残渣１１６が存在する部分のグルー膜１１０の膜厚を維持し、グルー膜１１０の水素バリア性を確保することも考えられる。
【００５４】
しかし、CVD法による窒化チタン膜の成膜雰囲気には水素が含まれているので、グルー膜１１０の成膜時に上部電極１０４ａの酸化イリジウムが還元されてしまい、上部電極１０４ａの還元を回避することはできない。
【００５５】
また、酸化イリジウムよりも還元され難いイリジウム等の貴金属を上部電極１０４ａの材料とすることにより、上部電極１０４ａの還元を防止することも考えられる。
【００５６】
しかしながら、貴金属は水素を活性化する機能を有するので、キャパシタの製造途中において外部雰囲気中の水素が上部電極１０４ａに触れると、それにより活性化した水素によってキャパシタ誘電体膜１０３ａが還元され、残留分極電荷量等の強誘電体特性が低下してしまう。
【００５７】
本願発明者は、このような調査結果に基づき、以下に説明するような実施形態を着想するに至った。
【００５８】
（２）第１実施形態
図１０〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。これらのうち、図１０〜図２２はワード線方向に直交する方向の断面図であり、図２３〜図３３は、ワード線方向の断面図である。
【００５９】
また、図３４〜図４１は、この半導体装置の製造途中の平面図である。
【００６０】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【００６１】
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【００６２】
まず、n型又はp型のシリコン（半導体）基板１に素子分離溝を形成し、その中に酸化シリコン膜等の絶縁膜を素子分離絶縁膜２として埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。これに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００６３】
次いで、シリコン基板１のメモリセル領域にpウェル３を形成する。
【００６４】
その後、シリコン基板１の活性領域表面を熱酸化し、ゲート絶縁膜４となる熱酸化膜を形成する。更に、シリコン基板１の上側全面に多結晶シリコン膜を形成し、これをパターニングしてゲート電極５を形成する。メモリセル領域における一つのpウェル３上には、ワード線の一部となる二つのゲート電極５がほぼ平行に配置される。
【００６５】
続いて、ゲート電極５の両側のpウェル３内にn型不純物をイオン注入してn型ソース／ドレインエクステンション６ａ、６ｂを形成する。そして、シリコン基板１の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えば、CVD法により酸化シリコン膜を形成する。
【００６６】
更に、ゲート電極５と絶縁性サイドウォール７とをマスクに使用して、pウェル３にn型不純物を再びイオン注入することにより、ゲート電極５の横のシリコン基板１にn型ソース／ドレイン領域８ａ、８ｂを形成する。
【００６７】
なお、二つのゲート電極５に挟まれるn型ソース／ドレイン領域８ｂはビット線の一部として機能し、また、pウェル３の両側の二つのn型ソース／ドレイン領域８ａは後述するキャパシタの上部電極に電気的に接続される。
【００６８】
次いで、シリコン基板１の上側全面にコバルト層等の高融点金属層をスパッタ法により形成する。そして、その高融点金属層をアニールしてシリコンと反応させ、n型ソース／ドレイン領域８ａ、８ｂの表層に高融点金属シリサイド層９を形成する。その後に、素子分離絶縁膜２等の上で未反応となっている高融点金属層をウエットエッチングにより除去する。
【００６９】
ここまでの工程により、pウェル３の上に、ゲート電極５とn型ソース／ドレイン領域８ａ、８ｂ等を備えたn型MOSトランジスタの基本構造が完成する。
【００７０】
図３４（ａ）はこの工程を終了した後の平面図である。なお、同図では、絶縁性サイドウォール７と高融点金属シリサイド層９を省略してある。また、先の図１０（ａ）は、図３４（ａ）のＡ１−Ａ１線に沿う断面図に相当する。
【００７１】
次に、図１０（ｂ）に示すように、シリコン基板１の上側全面にCVD法によりカバー絶縁膜１４を形成する。そのカバー絶縁膜１４は、下から順に、厚さ約２０nmの酸化シリコン膜と厚さ約８０nmの窒化シリコン（SiN）膜とをこの順に積層してなる。
【００７２】
更に、このカバー絶縁膜１４の上に、TEOSガスを使用するプラズマCVD法により第１の層間絶縁膜１５として酸化シリコン膜を形成した後、その第１の層間絶縁膜１５の上面をCMP法により研磨して平坦化する。そのような研磨の結果、第１の層間絶縁膜１５の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
【００７３】
そして、これらカバー絶縁膜１４と第１の層間絶縁膜１５とをフォトリソグラフィとエッチングによりパターニングして、n型ソース／ドレイン領域８ａ、８ｂにコンタクトホール１２ａ、１２ｂを形成する。
【００７４】
続いて、コンタクトホール１２ａ、１２ｂの内面と第１の層間絶縁膜１５の上面にスパッタ法によりグルー膜を形成した後、そのグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホール１２ａ、１２ｂを完全に埋め込む。なお、グルー膜としては、例えば厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜がこの順に形成される。
【００７５】
そして、第１の層間絶縁膜１５の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール１２ａ、１２ｂ内にのみ第１の導体プラグ１３ａ、１３ｂとして残す。
【００７６】
第１の導体プラグ１３ａ、１３ｂの直径は特に限定されない。本実施形態ではその直径を約０．２５μmとする。
【００７７】
このようにして形成された第１の導体プラグ１３ａ、１３ｂは、酸化され易いタングステンを主成分とするため、酸素含有雰囲気において容易に酸化してコンタクト不良を起こし易い。
【００７８】
そこで、次の工程では、図１１（ａ）に示すように、第１の導体プラグ１３ａ、１３ｂと第１の層間絶縁膜の１５の上に、プラグの酸化を防ぐ酸化防止絶縁膜１６として、酸窒化シリコン（SiON）膜をCVD法により１００nmの厚さに形成する。
【００７９】
次いで、この酸化防止絶縁膜１６の上に絶縁性密着膜１７としてCVD法により酸化シリコン膜を厚さ約１３０nmに形成する。
【００８０】
更に、この絶縁性密着層１７の上にスパッタ法でアルミナ膜を厚さ約２０nmに形成し、それを下地絶縁膜１８とする。
【００８１】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８２】
まず、下地絶縁膜１８の上に、スパッタ法により第１の導電膜１９としてプラチナ膜を形成する。第１の導電膜１９は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５０nmである。
【００８３】
また、第１の導電膜１９はプラチナ膜に限定されない。プラチナに代えて、イリジウム等の貴金属、あるいは酸化プラチナや酸化イリジウム(IrO2)等の酸化貴金属を第１の導電膜１９の材料として採用してもよい。
【００８４】
更に、第１の導電膜１９の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZrTiO3)膜を約１４０nmの厚さに形成して、このPZT膜を強誘電体膜２０とする。
【００８５】
なお、強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。
【００８６】
強誘電体膜２０の材料はPZTに限定されない。その材料としては、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体を採用し得る。
【００８７】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２０のPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２０を形成する場合は、この結晶化アニールは不要である。
【００８８】
また、上記のように下地絶縁膜１８の上に第１の導電膜１９を形成したことで、下地絶縁膜１８を省く場合と比較して第１の導電膜１９中のプラチナの配向性が良好となっている。そして、このような第１の導電膜１９の配向の作用によって、強誘電体膜２０中のPZTの配向が揃えられ、強誘電体膜２０の強誘電体特性が向上する。
【００８９】
更に、上記の強誘電体膜２０の上に、スパッタ法で酸化イリジウム膜を厚さ約２５０nmに形成し、この酸化イリジウム膜を第２の導電膜２１とする。
【００９０】
第２の導電膜２１は酸化イリジウム膜に限定されず、イリジウム、プラチナ、SRO(SrRuO3)、LNO(LaNiO)、LSCO(LaSrCuO)、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ロジウム、酸化オスミウム、酸化レニウム、及び酸化パラジウムのいずれかの単層膜、或いはこれらの積層膜を第２の導電膜２１として形成し得る。
【００９１】
このうち、酸化イリジウム膜等の酸化貴金属膜は、プラチナ等の純粋な貴金属膜と比較して、成膜雰囲気や外部雰囲気に含まれる水素を活性化する能力が低いので、活性化された水素によって強誘電体膜２０が還元される危険性を低減することができる。
【００９２】
続いて、図１２（ａ）及び図２３（ａ）に示すように、第２の導電膜２１の上に、マスク材料膜２２としてスパッタ法により窒化チタン膜を約２０nmの厚さに形成する。なお、マスク材料膜２２は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム（TiNAl）膜をマスク材料膜２２として形成してもよい。
【００９３】
更に、このマスク材料膜２２の上にフォトレジストを塗布し、それを露光、現像して、キャパシタ上部電極形状の第１のレジストパターン２３を形成する。
【００９４】
そして、図１２（ｂ）及び図２３（ｂ）に示すように、第１のレジストパターン２３をマスクにしてマスク材料膜２２をドライエッチングすることにより、上部電極形状のハードマスク２２ａを形成する。このドライエッチングは、ICP(Inductively Coupled Plasma)エッチング装置を用いて行われ、塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。
【００９５】
次に、図１３（ａ）及び図２４（ａ）に示すように、上記のICPエッチング装置を引き続き用いて、ハードマスク２２ａと第１のレジストパターン２３とをマスクにして第２の導電膜２１ａをドライエッチングすることにより、上部電極２１ａを形成する。
【００９６】
このドライエッチングにおけるエッチングガスは特に限定されないが、本実施形態では塩素とアルゴンとの混合ガスが使用される。
【００９７】
このようなエッチング雰囲気に曝された第１のレジストパターン２３はダメージを受けその側面が後退するが、上部電極２１ａの上面はハードマスク２２ａによって保護されているので、上部電極２１ａの上面にエッチングが及ぶことはない。
【００９８】
図３５はこの工程を終了した後の平面図である。先の図１３（ａ）は、図３５のＡ２−Ａ２線に沿う断面図に相当する。また、図２４（ａ）は、図３５のＢ１−Ｂ１線に沿う断面図に相当する。
【００９９】
図３５に示されるように、上部電極２１ａは島状の平面形状を有し、ワード線の一部であるゲート電極５の延在方向に沿って間隔をおいて複数形成される。
【０１００】
本実施形態では、そのような上部電極２１ａの並びのうち、両端部にある上部電極２１ａの幅W1を、他の上部電極２１ａの幅W2よりもゲート電極５の延在方向に広くする。
【０１０１】
この後に、過酸化水素水（H2O2）と水酸化アンモニウム(NH4OH)溶液との混合溶液よりなるエッチング液にシリコン基板１を浸すことにより、ハードマスク２２ａ（図１３（ａ）参照）をウエットエッチングして除去する。
【０１０２】
なお、上部電極２１ａを形成したときに強誘電体膜２０が受けたダメージを回復させるため、ハードマスク２２ａを除去後に酸素含有雰囲気中でアニールを行ってもよい。そのアニールは回復アニールと呼ばれ、本実施形態では基板温度を６５０℃として回復アニールを行う。
【０１０３】
続いて、図１３（ｂ）及び図２４（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、上部電極２１ａの上に第２のレジストパターン２７を形成する。
【０１０４】
図３６は、本工程を終了後の平面図である。なお、先の図１３（ｂ）は、図３６のＡ３−Ａ３線に沿う断面図に相当する。また、図２４（ｂ）は、図３６のＢ２−Ｂ２線に沿う断面図に相当する。
【０１０５】
図３６に示されるように、第２のレジストパターン２７の平面形状は、ワード線方向、すなわちゲート電極５の延在方向に延びるストライプ状であって、上部電極２１ａの各々がその第２のレジストパターン２７によって覆われる。
【０１０６】
次に、図１４（ａ）及び図２５（ａ）に示すように、第２のレジストパターン２７をマスクにして強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。このドライエッチングも、第２の導電膜２１のエッチング（図１３（ａ））と同様に、ICPエッチング装置を用いて行われる。
【０１０７】
このドライエッチングでは、強誘電体膜２０に含まれる鉛がエッチング雰囲気中に放出され、その鉛が第２のレジストパターン２７の側面に反応生成物としてフェンス状に付着することがある。
【０１０８】
そのように反応生成物が付着するのを防止するため、本実施形態では第２のレジストパターン２７の側面が後退するエッチング条件でこのドライエッチングを行い、レジスト側面に付着する反応生成物を削ぎ落とすようにする。
【０１０９】
第２のレジストパターン２７の側面を後退させるエッチング条件は特に限定されないが、塩素ガスを含むエッチングガスを使用することにより側面の後退が容易になるので、本実施形態では塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用する。
【０１１０】
図３７は、このようにして強誘電体膜２０をドライエッチングした後の平面図であって、
先の図１４（ａ）は図３７のＡ４−Ａ４線に沿う断面図に相当し、図２５（ａ）は図３７のＢ３−Ｂ３線に沿う断面図に相当する。
【０１１１】
図３７に示されるように、キャパシタ誘電体膜２０ａは、島状の複数の上部電極２１ａに共通のストライプ状の平面形状を有する。
【０１１２】
また、上記したようなレジスト側面の後退の結果、第２のレジストパターン２７の端部の側面２７ｂは、上部電極２１ａの並びのうちの両端の上部電極２１ａ上に位置するようになる。
【０１１３】
但し、両端の上部電極２１ａについては、既述のようにゲート電極５の延在方向に幅を広げ、その上部電極２１ａを覆うように当初の第２レジストパターン２７を形成したので、側面２７ｂの後退は上部電極２１ａの周縁部にのみ留まることになる。
【０１１４】
その結果、第２のレジストパターン２７の側面２７ｂが、後で形成される層間絶縁膜のホールの形成予定領域Cに重なることはなく、形成予定領域Cは第２のレジストパターン２７に覆われたままとなる。よって、仮に後退後の第２のレジストパターン２７の側面２７ｂに対応する部分の上部電極２１ａ上にエッチング残渣が発生しても、ホールの形成予定領域Cにそのエッチング残渣が重なるのを防止できる。
【０１１５】
この後に、第２のレジストパターン２７は除去される。
【０１１６】
ここで、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａを形成したとき、キャパシタ誘電体膜２０ａがダメージを受け、その強誘電体特性が劣化しているおそれがある。そのダメージは酸素雰囲気中での回復アニールにより回復される。その回復アニールは、例えば基板温度６５０℃の条件下で行われる。
【０１１７】
続いて、図１４（ｂ）、図２５（ｂ）に示すように、第１の導電膜１９、キャパシタ誘電体膜２０ａ、及び上部電極２１ａの上に、第１の水素バリア絶縁膜２８としてスパッタ法によりアルミナ膜を厚さ約５０nmに形成する。
【０１１８】
第１の水素バリア絶縁膜２８は、還元され易いキャパシタ誘電体膜２０ａを水素等の還元性物質から保護するために形成され、アルミナ膜の他、PZT膜、PLZT膜、及び酸化チタン膜のいずれかであってもよい。
【０１１９】
次に、図１５（ａ）及び図２６（ａ）に示すように、第１の水素バリア絶縁膜２８の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン３０とする。
【０１２０】
図３８は、この工程を終了後の平面図である。そして、先の図１５（ａ）は図３８のＡ５−Ａ５線に沿う断面図に相当し、図２６（ａ）は図３８のＢ４−Ｂ４線に沿う断面図に相当する。
【０１２１】
図３８に示されるように、第３のレジストパターン３０の平面形状は、キャパシタ誘電体膜２０ａを覆うストライプ状である。
【０１２２】
次に、図１５（ｂ）及び図２６（ｂ）に示すように、第３のレジストパターン３０をマスクにして第１の水素バリア絶縁膜２８、第１の導電膜１９、及び下地絶縁膜１８をドライエッチングして、エッチングされずに残存する第１の導電膜１９を下部電極１９ａとする。
【０１２３】
そのドライエッチングの条件は特に限定されないが、本実施形態ではICPエッチング装置を用い、塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用することにより行われる。
【０１２４】
図３９は、本工程を終了した後の平面図である。そして、先の図１５（ｂ）は図３９のＡ６−Ａ６線に沿う断面図に相当し、図２６（ｂ）は図３９のＢ５−Ｂ５線に沿う断面図に相当する。
【０１２５】
図３９に示されるように、ここまでの工程により、シリコン基板１のセル領域には、ゲート電極５の延在方向に沿って複数の強誘電体キャパシタQ1〜Qnが並んで形成されたことになる。キャパシタQ1〜Qnの各々は、下部電極１９ａとキャパシタ誘電体膜２０ａとを共有しており、複数の上部電極２１ａに対応して形成される。
【０１２６】
ここで、キャパシタQ1〜Qnの並びにおいて、両端以外のキャパシタQ2、Q3を含む領域では、上部電極１９ａ等のデバイスパターンの配置の疎密が場所によらず略一定であるため、エッチング速度等が場所により大きく異なることはない。
【０１２７】
これに対し、両端のキャパシタQ1、Qnでは、デバイスパターンの配置の疎密が他のキャパシタのそれとは異なるため、エッチング速度等が他のキャパシタにおけるのと異なる値になり、上部電極１９ａ等の平面形状が崩れ易い。そのため、本実施形態では、回路を構成する真のキャパシタとして両端のキャパシタQ1、Qnを使用せず、それらをダミーキャパシタとして使用する。ダミーキャパシタQ1、Qnの上部電極１９ａは、デバイス内の他の素子等と電気的に接続されることはなく、電気的に孤立した状態となる。
【０１２８】
一方、キャパシタQ2、Q3については、回路を構成する真のキャパシタとして使用する。
【０１２９】
この後に、第３のレジストパターン３０は除去される。
【０１３０】
次いで、図１６及び図２７に示されるように、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する第２の水素バリア絶縁膜３２として、厚さが約２０nmのアルミナ膜をシリコン基板１の上側全面にスパッタ法で形成する。なお、アルミナ膜に代えて、PZT膜、PLZT膜、及び酸化チタン膜のいずれかを形成してもよい。
【０１３１】
そして、この第２の水素バリア絶縁膜３２の上に第２の層間絶縁膜３３としてCVD法により酸化シリコン膜を約１４００nmの厚さ形成した後、その表面をCMP法により研磨して平坦化する。研磨後の第２の層間絶縁膜３３の膜厚は、上部電極２１ａ上で約７７０nmとなる。
【０１３２】
このCMPを終了した後に、第２の層間絶縁膜３３を脱水するためのアニールを行ってもよい。そのような脱水アニールは、例えばN2Oプラズマ雰囲気中で行われる。
【０１３３】
更に、第２の層間絶縁膜３３の上にスパッタ法によりアルミナ膜を厚さ約５０nmに形成し、そのアルミナ膜を第３の水素バリア絶縁膜３４とする。第３の水素バリア絶縁膜３４は、第２の水素バリア絶縁膜３２と同様に、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に、PZT膜、PLZT膜、及び酸化チタン膜もある。
【０１３４】
そして、この第３の水素バリア絶縁膜３４の上にCVD法で酸化シリコン膜を厚さ約３００nmに形成し、その酸化シリコン膜をキャップ絶縁膜３５とする。
【０１３５】
次いで、図１７及び図２８に示すように、キャップ絶縁膜３５の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３６を形成する。
【０１３６】
そして、第４のレジストパターン３６の窓３６ａを通じてドライエッチングを行うことにより、上部電極２１ａの上の各絶縁膜２８、３２〜３５に第１のホール３３ａを形成する。このドライエッチングは、例えば、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。
【０１３７】
また、図２８に示されるように、このエッチングによって下部電極１９ａの端部のコンタクト領域CRの上の各絶縁膜２８、３２〜３５には第２のホール３３ｂが形成される。
【０１３８】
ここで、図３７を参照して説明したように、ホールの形成予定領域Cには第２のレジストパターン２７に起因したエッチング残渣は存在しないので、第１のホール３３ａ内にそのエッチング残渣が現れることはない。
【０１３９】
この後に、第４のレジストパターン３６は除去される。
【０１４０】
次に、図１８及び図２９に示すように、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させるため、酸素含有雰囲気中において回復アニールを行う。
【０１４１】
このとき、第１の導体プラグ１３ａ、１３ｂは、酸化防止絶縁膜１６により酸化が防止される。
【０１４２】
次いで、図１９及び図３０に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン３９を形成する。
【０１４３】
そして、第５のレジストパターン３９が備える窓３９ａを通じてドライエッチングを行い、第１の導体プラグ１３ａ、１３ｂの上方の各絶縁膜１７、３２〜３５に第３のホール３３ｃを形成する。
【０１４４】
このドライエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコンよりなる酸化防止絶縁膜１６がこのエッチングにおけるストッパとなる。
【０１４５】
この後に、第５のレジストパターン３９は除去される。
【０１４６】
続いて、図２０及び図３１に示すように、CHF3、Ar、及びO2の混合ガスをエッチングガスとして用い、平行平板型エッチング装置において第３のホール３３ｃの下の酸化防止絶縁膜１６をエッチングする。
【０１４７】
これにより、第３のホール３３ｃ内に第１の導体プラグ１３ａ、１３ｂが露出すると共に、第１及び第２のホール３３ａ、３３ｂ内の異物が除去されて、これらのホール３３ａ、３３ｂから露出する上部電極２１ａと下部電極１９ａの上面が清浄化される。
【０１４８】
次に、図２１及び図３２に示す断面構造を得るまでの工程について説明する。
【０１４９】
まず、第１〜第３ホール３３ａ〜３３ｃの内面とキャップ絶縁膜３５の上面に、グルー膜３７ａとして窒化チタン膜をスパッタ法で約１００nm程度の厚さに形成する。そのスパッタ法は、例えば、窒素ガスとアルゴンガスとの混合雰囲気中でチタンターゲットをスパッタすることにより行われる。このように水素を含まない雰囲気中でグルー膜３７ａを成膜することで、上部電極２１ａが還元してその中に空洞が発生するのを抑制できる。
【０１５０】
そして、グルー膜３７ａの上にCVD法でタングステン膜３７ｂを３００nm程度の厚さに形成し、このタングステン膜３７ｂで各ホール３３ａ〜３３ｃを完全に埋め込む。
【０１５１】
タングステン膜３７ｂを形成するにあたっては、シラン（SiH4）ガス、六フッ化タングステン（WF6）ガス、及び水素ガスの混合ガスが反応ガスとして使用される。
【０１５２】
その後に、キャップ絶縁膜３５の上の余分なグルー膜３７ａとタングステン膜３７ｂとをCMP法により研磨して除去し、これらの膜を各ホール３３ａ〜３３ｃ内にのみ第２の導体プラグ（導電材料）３７として残す。これらの導体プラグ３７のうち、キャパシタQの上方に形成されたものは、上部電極２１ａと電気的に接続される。
【０１５３】
このように導体プラグ３７を形成するとき、既述のように第１のホール３３ａ内には第２のレジストパターン２７に起因したエッチング残渣がないので、そのエッチング残渣に起因してグルー膜３７ａのカバレッジが低下するのを防止できる。
【０１５４】
これにより、第１のホール３３ａの内面において、タングステン膜３７ｂの成膜雰囲気に含まれる水素等の還元性物質をバリアするのに十分な厚さにグルー膜３７を形成することができ、水素等によって上部電極２１ａ中の酸化イリジウムが還元されるのを抑制できる。
【０１５５】
図４０は、この工程を終了した後の平面図である。なお、先の図２１は図４０のＡ７−Ａ７線に沿う断面図に相当し、図３２は図４０のＢ６−Ｂ６線に沿う断面図に相当する。
【０１５６】
上記したような上部電極２１ａの還元を防止するには、端部の上部電極２１ａの幅W1をなるべく広くするのが好ましい。そして、そのような効果を得やすくするには、キャパシタ誘電体膜２０ａの側面２０ｂと端部の第１のホール３３ａとの間隔Dが、端部以外の上部電極２１ａの幅W2よりも大きくなる程度に、端部の上部電極２１ａの幅W1を広くするのが好ましい。
【０１５７】
次いで、図２２及び図３３に示すように、キャップ絶縁膜３５と第２の導体プラグ３７のそれぞれの上面にスパッタ法により金属積層膜を形成し、それをパターニングして一層目金属配線４０とする。
【０１５８】
その金属積層膜としては、例えば、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約３６０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜をこの順に形成する。
【０１５９】
なお、パターニングの前に、この金属積層膜の上に反射防止膜として酸窒化シリコン膜を形成してもよい。
【０１６０】
図４１は、この工程を終了後の平面図であり、先の図２２は図４１のＡ８−Ａ８線に沿う断面図に相当し、図３３は図４１のＢ７−Ｂ７線に沿う断面図に相当する。
【０１６１】
図４１に示されるように、上部電極２１ａの並びのうち、端部以外の上部電極２１ａは、この一層目金属配線４０と第２の導体プラグ３７とを介してn型ソース／ドレイン領域８ａと電気的に接続される。
【０１６２】
一方、端部の上部電極２１ａの上では一層目金属配線４０は電気的に孤立しており、端部の上部電極２１ａはn型ソース／ドレイン領域８ａとは接続されない。これについては、後述の第２〜第４実施形態でも同じである。
【０１６３】
この後は、層間絶縁膜と金属配線とを交互に積層して多層配線構造を作製する工程に移るが、その詳細については省略する。
【０１６４】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１６５】
上記した半導体装置の製造方法によれば、図３５を参照して説明したように、上部電極２１ａの並びの両端の上部電極２１ａの幅W1を、他の上部電極２１ａの幅W2よりも広くした。これにより、図３７に示したように、第２のレジストパターン２７の側面２７ｂが後退する条件で強誘電体膜２０をドライエッチングしても、後退後の第２のレジストパターン２７の側面２７ｂを上部電極２１ａのホール形成予定領域Cから隔離することができる。
【０１６６】
その結果、端部の上部電極２１ａの上面において第２のレジストパターン２７の側面２７ｂが存在していた部位に、第２のレジストパターン２７に起因したエッチング残渣が残っても、第１のホール３３ａ（図４０参照）内にそのエッチング残渣が現れない。したがって、このエッチング残渣に起因してグルー膜３７ｂのカバレッジが低下するのを防止できりため、タングステン膜３７ｂの成膜雰囲気に含まれる水素が上部電極２１ａに侵入しようとするのをグルー膜３７ｂによって阻止でき、上部電極２１ａの還元を防止できるようになる。
【０１６７】
このような利点を得るための上部電極２１ａの幅W1の広さは特に限定されないが、端部以外の上部電極２１ａの幅W2よりも幅W1を広くするのが好ましい。
【０１６８】
本願発明者は、このように端部の上部電極２１ａの幅を広げることで、実際にキャパシタの特性がどの程度改善するのかについて調査した。
【０１６９】
その調査結果を図４２に示す。
【０１７０】
この調査では、端部の上部電極２１ａの幅W1をそれ以外の上部電極２１ａの幅W2よりも１μm広くし、キャパシタQ1〜Q3のスイッチング電荷量(Qsw)を測定した。
【０１７１】
図４２に示されるように、ダミーキャパシタとして使用する端部のキャパシタQ1は、他のキャパシタQ2、Q3よりもスイッチング電荷量が低下しているものの、上部電極を広げない場合（図９）よりもスイッチング電荷量が改善している。これにより、端部のキャパシタQ1をダミーとしてではなく真のキャパシタとして使用することもできるようになる。
【０１７２】
また、図９に示したように、上部電極を広げない場合では端部から二つ目のキャパシタQ2のスイッチング電荷量は、端部のキャパシタQ1につられてそのスイッチング電荷量が低下した。
【０１７３】
これに対し、本実施形態では、図４２のように二つ目のキャパシタQ2のスイッチング電荷量も図９の場合よりも向上する。このことから、端部のキャパシタQ1の上部電極２１ａの幅W1を広げることが、その隣に形成した真のキャパシタQ2のスイッチング電荷量を向上するのに有効であり、強誘電体キャパシタを備えた半導体装置の品質向上に寄与することが明らかとなった。
【０１７４】
また、図４３は、端部の上部電極２１ａの幅W1を図４２の場合よりも更に広げ、他の上部電極２１ａの幅W2との差を２μmとした場合の調査結果である。
【０１７５】
図４３に示されるように、端部から二つ目のキャパシタQ2のスイッチング電荷量は、図４２の場合と同じ程度に改善されている。
【０１７６】
なお、図４３では端部のキャパシタQ1のスイッチング電荷量が図４２の場合よりも劣化している。これは、真のデバイスとして使用するキャパシタQ2、Q3に製造プロセスの条件出しを行ったため、これらのキャパシタよりも上部電極２１ａの幅が広いキャパシタQ1の特性が出難くなったことが原因と考えられる。
【０１７７】
また、図４２及び図４３では、端部の上部電極２１ａの拡幅の大きさW1−W2をそれぞれ１μm、２μmとしたが、キャパシタQ2のスイッチング電荷量の改善が現れるのは拡幅の大きさが０．５μm程度からと期待される。そして、拡幅の大きさW1−W2が大きくなるにつれてキャパシタQ2のスイッチング電荷量が更に改善できると期待できるので、端部の上部電極２１ａの幅W1はチップサイズが許す限り広くするのが好ましい。
【０１７８】
（３）第２実施形態
第１実施形態では、強誘電体キャパシタの並びの端部において上部電極を拡幅したが、本実施形態では端部において以下のようにキャパシタ誘電体膜を延長することにより、第１実施形態と同様にスイッチング電荷量の改善を図るようにする。
【０１７９】
図４４〜図４６は、本実施形態に係る半導体装置の製造途中のワード線方向に沿った断面図である。これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１８０】
なお、ワード線に直交する方向の断面図については、第１実施形態の図１０〜図２２と同じなので、以下では省略する。
【０１８１】
また、図４７〜図５０は、この半導体装置の製造途中の平面図である。
【０１８２】
この半導体装置を製造するには、まず、第１実施形態で説明した図２３（ａ）、（ｂ）の工程を行うことにより、図４４（ａ）に示すように複数の上部電極２１ａを形成する。
【０１８３】
図４７は、この工程を終了後の平面図であり、先の図４４（ａ）は図４７のＢ１０−Ｂ１０線に沿う断面図である。
【０１８４】
図４７に示されるように、本実施形態では、複数の上部電極２１ａのワード線方向の幅は同一であり、第１実施形態のように端部の上部電極２１ａの幅W3を他の上部電極２１ａよりも広げることはしない。
【０１８５】
この後に、エッチングのマスクに使用した第１のレジストパターン２３とハードマスク２２ａ（図４４（ａ）参照）とを除去する。
【０１８６】
次いで、図４４（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、上部電極２１ａの上に第２のレジストパターン２７を形成する。
【０１８７】
図４８は、本工程を終了後の平面図である。なお、先の図４４（ｂ）は、図４８のＢ１１−Ｂ１１線に沿う断面図に相当する。
【０１８８】
図４８に示されるように、ストライプ状の第２のレジストパターン２７は、複数の上部電極２１ａを覆うように形成されると共に、複数の上部電極２１ａの並びのうち端部における上部電極２１ａからはみ出し量W4だけはみ出すように形成される。
【０１８９】
そのはみ出し量W4の値は特に限定されないが、次のドライエッチング工程における第２のレジストパターン２７のワード線方向の後退量よりも大きくするのが好ましく、更に好適には各上部電極２１ａの幅W3以上であるのがよい。本実施形態では、上部電極２１ａの幅W3を１．１５μmとするので、はみ出し量W4は１．１５μmよりも大きな値とする。
【０１９０】
次に、図４５（ａ）に示すように、第２のレジストパターン２７をマスクにし、ICPエッチング装置内において強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。
【０１９１】
このドライエッチングでは、強誘電体膜２０に起因した反応生成物が第２のレジストパターン２７の側面に付着するのを防止すべく、塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用し、レジスト側面を後退させるようにする。
【０１９２】
図４９は、このドライエッチングが終了した後の平面図であって、先の図４５（ａ）は図４９のＢ１２−Ｂ１２線に沿う断面図である。
【０１９３】
本実施形態では、既述のように形成当初の第２のレジストパターン２７のはみ出し量W4をレジストの後退量よりも大きくしたので、後退後の第２のレジストパターン２７の側面２７ｂはキャパシタ誘電体膜２０ａ上に位置し、上部電極２１ａ上にまで後退することはない。
【０１９４】
そのため、第２のレジストパターン２７の側面２７ｂが、後で形成される層間絶縁膜のホールの形成予定領域Cに重なることはなく、形成予定領域Cは第２のレジストパターン２７に覆われたままとなる。
【０１９５】
したがって、端部の上部電極２１ａの上には側面２７ｂに対応したエッチング残渣が残らず、上部電極２１ａ上に後で形成される層間絶縁膜のホールがそのエッチング残渣に重なるのを防止できる。
【０１９６】
この後は、マスクに用いた第２のレジストパターン２７を除去した後、第１実施形態で説明した図２５（ｂ）〜図３３に示す工程を行うことにより、図４６に示すように一層目金属配線４０を形成する。
【０１９７】
図５０は、ここまでの工程を終了後の平面図であり、上記の図４６は図５０のＢ１３−Ｂ１３線に沿う断面図に相当する。
【０１９８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１９９】
図４８及び図４９を参照して説明したように、本実施形態では、第２のレジストパターン２７の上部電極２１ａからのはみ出し量W4を、ドライエッチング時における第２のレジストパターン２７の後退量よりも大きくした。
【０２００】
そのため、複数の上部電極２１ａの並びのうち、端部における上部電極２１ａの上面に後退後のレジストパターン２７の側面２７ｂが位置しなくなる。したがって、第２のレジストパターン２７に起因したエッチング残渣が側面２７ｂに存在しても、そのエッチング残渣が上部電極２１ａ上の第１のホール３３ａ（図５０参照）に重ならなくなり、第１実施形態と同様の理由により上部電極２１ａの還元を抑制できる。
【０２０１】
本願発明者は、このように第２のレジストパターン２７のはみ出し量W4を広げることで、実際にキャパシタの特性がどの程度改善するのかについて調査した。
【０２０２】
その調査結果を図５１に示す。この調査では、はみ出し量W4を１μmとし、キャパシタQ1〜Q3のスイッチング電荷量(Qsw)を測定した。
【０２０３】
図５１に示されるように、はみ出し量W4を１μmとすると、図９の場合と比較して、端部のキャパシタQ1と二つ目のキャパシタQ2のスイッチング電荷量が向上することが明らかとなった。
【０２０４】
図５２は、上記のはみ出し量W4を更に大きくして２μmとし、各キャパシタQ1〜Q3のスイッチング電荷量を調査して得られたグラフである。
【０２０５】
図５２に示されるように、はみ出し量W4を大きくしてもキャパシタQ1、Q2のスイッチング電荷量が向上することには変わりはない。
【０２０６】
これらの結果から、第２のレジストパターン２７のはみ出し量W4を、エッチング時の第２のレジストパターン２７の側面の後退量よりも大きくすることが、端部付近のキャパシタQ1、Q2の特性の改善に有効であることが明らかとなった。
【０２０７】
（４）第３実施形態
図５３は、本実施形態に係る半導体装置の断面図である。なお、同図において第１及び第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２０８】
図５３に示されるように、本実施形態では、複数の上部電極２１ａの並びのうち、ダミーキャパシタとして供される端部のキャパシタQ1、Qnの上部電極２１ａの上に第１のホール３３ａを形成しない。その第１のホール３３ａを形成する工程では、端部以外の上部電極２１ａ上には第１のホール３３ａを形成するが、端部の上部電極２１についてはその全面を第２の層間絶縁膜３３で覆ったままにする。
【０２０９】
図５４はこの半導体装置の平面図であり、先の図５３は図５４のＢ１４−Ｂ１４線に沿う断面図である。なお、図５４ではキャパシタQ1〜Q3の平面レイアウトを見易くするために、一層目金属配線４０は省略している。
【０２１０】
図５３及び図５４に示すように、端部の上部電極２１ａの上に第１のホール３３ａを形成しないことにより、第２のレジストパターン２７（図３７参照）に起因したエッチング残渣が端部の第１のホール３３ａ内に現れない。したがって、そのエッチング残渣による第２の導体プラグ３７のカバレッジ不良が原因で端部のキャパシタQ1、Qnの上部電極２１ａが還元するのを防止でき、キャパシタQ1につられて真のキャパシタQ2の特性が劣化するのを抑制できる。
【０２１１】
図５５は、このように端部のキャパシタQ1上に第１のホール３３ａを形成しないことにより、実際にキャパシタの特性がどの程度改善するのかについて調査して得られた結果を示す図である。
【０２１２】
図５５に示されるように、端部のキャパシタQ1上にホールを形成する場合（図９参照）と比較すると、端部から二つ目のキャパシタQ2の残留分極電荷量が向上しているのが分かる。この結果から、端部のキャパシタQ1上にホールを形成しないことが、その隣の真のキャパシタQ2の特性向上に有効であることが明らかとなった。
【０２１３】
（５）第４実施形態
図５６は、本実施形態に係る半導体装置の断面図である。なお、同図において第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２１４】
図５６に示されるように、本実施形態では、上部電極２１ａのうちで端部にある上部電極２１ａ上の第１のホール３３ａの直径を、他の上部電極２１ａ上の第１のホール３３ａの直径よりも小さくする。具体的な直径の値は限定されないが、端部にある上部電極２１ａ上の第１のホール３３ａの直径を０．３μmとし、それ以外のホール３３ａの直径を０．５μmとする。
【０２１５】
また、図５７はこの半導体装置の平面図であり、先の図５６は図５７のＢ１５−Ｂ１５線に沿う断面図である。なお、図５７ではキャパシタQ1〜Qnの平面レイアウトを見易くするために、一層目金属配線４０は省略している。
【０２１６】
図５６及び図５７に示すように、端部の上部電極２１ａ上の第１のホール３３ａの直径を小さくすることにより、その第１のホール３３ａと形成当初の第２のレジストパターン２７の側面２７ｂ（図３７参照）との間隔を確保することができる。
【０２１７】
そのため、側面２７ｂが第１のホール３３ａの形成予定領域に重なり難くなり、該形成予定領域は第２のレジストパターン２７に覆われたままとなるので、側面２７ｂに対応したエッチング残渣が第１のホール３３ａ内に現れにくくなる。
【０２１８】
その結果、第２のレジストパターン２７のエッチング残渣が原因で第２の導体プラグ３７の形成時に端部のキャパシタQ1の上部電極２１ａが還元されるのを防止でき、キャパシタQ1につられて隣の真のキャパシタQ2の特性が劣化するのを抑制できる。
【０２１９】
図５８は、このように端部のキャパシタQ1上の第１のホール３３ａの直径を他のキャパシタQ2、Q3におけるよりも小さくすることにより、実際にキャパシタの特性がどの程度改善するのかについて調査して得られた結果を示す図である。
【０２２０】
なお、この調査では、端部における第１のホール３３ａの設計上の直径を０．３μmとし、それ以外の第１のホール３３ａの設計上の直径を０．５μmとしている。
【０２２１】
図５８に示されるように、端部のキャパシタQ1上のホールの直径を他のキャパシタQ2、Q3におけるのと同じにする場合（図９）と比較して、端部から二つ目のキャパシタQ2の残留分極電荷量が向上している。なお、端部のキャパシタQ1は、第１実施形態と同様にダミーキャパシタとして供せられるので、その残留分極電荷量が図示のように低くても実害はない。
【０２２２】
この結果から、本実施形態のように端部のキャパシタQ1上の第１のホール３３ａの直径を小さくすることが、ダミーであるキャパシタQ1の隣の真のキャパシタQ2の特性向上に寄与することが明らかとなった。
【０２２３】
なお、図５８では、端部のキャパシタQ1のスイッチング電荷量が取得できていない。これは、エッチングマスクである第４のレジストパターン３６（図１７及び図２８参照）を形成するとき、フォトレジストに対する露光光として解像度の悪いi線を用いたため、端部において第１のホール３３ａが未開口になったためと推測される。
【０２２４】
但し、既述のように、端部のキャパシタQ1はダミーキャパシタであるから、このようにホールが未開口となっても実害はない。更に、i線よりも波長が短いエキシマレーザを用いればこのようにホールが未開口になるのを防止できる。
【０２２５】
また、本願発明者が行った更なる調査によれば、このような特性向上の効果は、端部のキャパシタQ1上の第１のホール３３ａの直径を、他のキャパシタQ2、Q3における直径の０％〜６０％の直径にする場合に特に得られると期待される。
【０２２６】
更に、このように小さいながらも端部のキャパシタQ1上に第１のホール３３ａを形成することにより、回復アニール（図２９参照）の時の酸素がその第１のホール３３ａを通じてキャパシタ誘電体膜２０ａに供給されるようになる。そのため、本実施形態では、端部のキャパシタQ1上に第１のホール３３ａを形成しない第３実施形態と比較して、回復アニールによるキャパシタ誘電体膜２０ａの回復の実効を図りやすくなる。
【０２２７】
そして、図５７に示すように、端部の上部電極２１ａの中央部に第１のホール３３ａを形成することにより、回復アニール時の酸素がその第１のホール３３ａを通じて端部付近のキャパシタ誘電体膜２０ａに均一に広がり、回復アニールの効果の均一化を図ることができる。
【０２２８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２２９】
（付記１） 半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。
【０２３０】
（付記２） 前記上部電極の並びのうちで端部における該上部電極の幅を、他の前記上部電極の幅よりも広い大きさで前記一方向に広げたことを特徴とする付記１に記載の半導体装置の製造方法。
【０２３１】
（付記３） 前記キャパシタ誘電体膜を形成する工程において、
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする付記１に記載の半導体装置の製造方法。
【０２３２】
（付記４） 前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールの直径を、他の前記上部電極上の前記ホールの直径よりも小さくすることを特徴とする付記１に記載の半導体装置の製造方法。
【０２３３】
（付記５） 前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールを、該上部電極の中央部に形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０２３４】
（付記６） 前記レジストパターンを形成する工程において、複数の前記上部電極を共通に覆うストライプ状の平面形状に前記レジストパターンを形成することを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。
【０２３５】
（付記７） 半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【０２３６】
（付記８） 前記第２の導電膜として、酸化貴金属膜を形成することを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
【０２３７】
（付記９） 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。
【０２３８】
（付記１０） 前記端部における前記上部電極の前記一方向の幅を、前記端部以外における前記上部電極の幅よりも広くしたことを特徴とする付記９に記載の半導体装置。
【０２３９】
（付記１１） 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
【図面の簡単な説明】
【０２４０】
【図１】図１（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その１）である。
【図２】図２（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その２）である。
【図３】図３（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その３）である。
【図４】図４は、調査に使用したサンプルの製造途中の平面図（その４）である。
【図５】図５は、図４（ｂ）のＩ−Ｉ線に沿う断面図である。
【図６】図６（ａ）は、レジストパターンの側面を後退させなかった場合のサンプルをSEMにより観察し、その観察像を基にして描いた斜視図であり、図６（ｂ）は、その断面図である。
【図７】図７は、レジストパターンを除去した後のサンプルに残存したエッチング残渣をSEMにより観察し、それを基にして描いた平面図である。
【図８】図８は、導体プラグを形成した後に、端部の強誘電体キャパシタの断面をSEMにより観察し、それを基にして描いた断面図である。
【図９】図９は、サンプルのキャパシタの残留分極電荷量を調査して得られたグラフである。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その２）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その６）である。
【図１６】図１６は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その７）である。
【図１７】図１７は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その８）である。
【図１８】図１８は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その９）である。
【図１９】図１９は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１０）である。
【図２０】図２０は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１１）である。
【図２１】図２１は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１２）である。
【図２２】図２２は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１３）である。
【図２３】図２３（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１）である。
【図２４】図２４（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その２）である。
【図２５】図２５（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その３）である。
【図２６】図２６（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その４）である。
【図２７】図２７は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その５）である。
【図２８】図２８は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その６）である。
【図２９】図２９は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その７）である。
【図３０】図３０は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その８）である。
【図３１】図３１は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その９）である。
【図３２】図３２は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１０）である。
【図３３】図３３は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１１）である。
【図３４】図３４は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３５】図３５は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図３６】図３６は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図３７】図３７は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図３８】図３８は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図３９】図３９は、第１実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図４０】図４０は、第１実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図４１】図４１は、第１実施形態に係る半導体装置の製造途中の平面図（その８）である。
【図４２】図４２は、第１実施形態において、端部の上部電極の幅を他の上部電極よりも１μmだけ広くした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図４３】図４３は、第１実施形態において、端部の上部電極の幅を他の上部電極よりも２μmだけ広くした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図４４】図４４（ａ）、（ｂ）は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１）である。
【図４５】図４５は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その２）である。
【図４６】図４６は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その３）である。
【図４７】図４７は、第２実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図４８】図４８は、第２実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図４９】図４９は、第２実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図５０】図５０は、第２実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図５１】図５１は、第２実施形態において、端部の上部電極からはみ出た第２のレジストパターンのはみ出し量を１μmとした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５２】図５２は、第２実施形態において、端部の上部電極からはみ出た第２のレジストパターンのはみ出し量を２μmとした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５３】図５３は、第３実施形態に係る半導体装置の断面図である。
【図５４】図５４は、第３実施形態に係る半導体装置の平面図である。
【図５５】図５５は、第３実施形態の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５６】図５６は、第４実施形態に係る半導体装置の断面図である。
【図５７】図５７は、第４実施形態に係る半導体装置の平面図である。
【図５８】図５８は、第４実施形態の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【符号の説明】
【０２４１】
１、１０１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…n型ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…n型ソース／ドレイン領域、９…高融点金属シリサイド層、１２ａ、１２ｂ…コンタクトホール、１３ａ、１３ｂ…第１の導体プラグ、１４…カバー絶縁膜、１５…第１の層間絶縁膜、１６…酸化防止絶縁膜、１７…絶縁性密着膜、１８…下地絶縁膜、１９、１０２…第１の導電膜、１９ａ、１０４ａ…下部電極、２０、１０３…強誘電体膜、２０ａ、１０３ａ…キャパシタ誘電体膜、２０ｂ…キャパシタ誘電体膜の側面、２１、１０４…第２の導電膜、２１ａ、１０４ａ…上部電極、２２…マスク材料膜、２２ａ…ハードマスク、２３…第１のレジストパターン、２７…第２のレジストパターン、２７ｂ…第２のレジストパターンの側面、２８…第１の水素バリア絶縁膜、３０…第３のレジストパターン、３２…第２の水素バリア絶縁膜、３３…第２の層間絶縁膜、３３ａ〜３３ｃ…第１〜第３のホール、３４…第３の水素バリア絶縁膜、３５…キャップ絶縁膜、３６…第４のレジストパターン、３６ａ…窓、３７…第２の導体プラグ、３７ａ…グルー膜、３７ｂ…タングステン膜、３９…第５のレジストパターン、３９ａ…窓、４０…一層目金属配線、１０４ｘ…空洞、１０５…フォトレジスト、１０５ａ…レジストパターン、１０７…層間絶縁膜、１０７ａ…ホール、１０９…導体プラグ、１１０…グルー膜、１１１…タングステン膜、１１５…反応生成物、１１６…エッチング残渣、Q1〜Qn…強誘電体キャパシタ。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)等が知られている。
【０００３】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、フラッシュメモリと比較して動作電圧が低く、高速動作が可能である点で有利である。
【０００４】
このような利点により、FeRAMは今後その応用範囲がますます広がると考えられ、強誘電体キャパシタの更なる品質向上が望まれる。
【特許文献１】特開２００２−２４６５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、前記上部電極を覆うレジストパターンを形成する工程と、前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、前記レジストパターンを除去する工程と、前記第１の導電膜をパターニングして下部電極を形成する工程と、前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、前記上部電極の上の前記絶縁膜にホールを形成する工程と、前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われる半導体装置の製造方法が提供される。
【０００７】
また、その開示の他の観点によれば、半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、前記上部電極を覆うレジストパターンを形成する工程と、前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、前記レジストパターンを除去する工程と、前記第１の導電膜をパターニングして下部電極を形成する工程と、前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有する半導体装置の製造方法が提供される。
【０００８】
そして、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成される下部電極と、前記下部電極上に形成されるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくした半導体装置が提供される。
【０００９】
また、その開示の更に別の観点によれば、半導体基板と、前記半導体基板の上方に形成される下部電極と、前記下部電極上に形成されるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成された半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置とその製造方法によれば、上部電極の並びのうちで端部における該上部電極上のホールの形成予定領域が、エッチングにより側面が後退した後のレジストパターンにより覆われる。よって、そのレジストパターンの側面に対応する部分の上部電極上にエッチング残渣が発生しても、そのエッチング残渣はホール内には現れない。したがって、エッチング残渣が原因でホール内に埋め込まれる導電材料のカバレッジが低下するのが防止され、導電材料の成膜雰囲気に含まれる水素等が上部電極に到達し難くなる。これにより、水素が原因で上部電極が劣化するのが抑制され、キャパシタを備えた半導体装置の品質が向上する。
【００１１】
そのような効果は、端部以外の上部電極の上にホールを形成しつつ、端部の上部電極についてはその全面を絶縁膜で覆ってホールを形成しないことによっても奏される。
【発明を実施するための最良の形態】
【００１２】
（１）調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【００１３】
図１〜図４は、この調査で使用したサンプルの製造途中の平面図である。このサンプルは、プレーナ型のFeRAMであり、以下のようにして製造される。
【００１４】
まず、図１（ａ）に示すように、シリコン基板１０１の上方に、第１の導電膜１０２としてプラチナ膜をスパッタ法で１５０nmの厚さに形成する。なお、第１の導電膜１０２を形成する前に、密着膜としてアルミナ膜を２０nmの厚さに形成してもよい。
【００１５】
次いで、第１の導電膜１０２の上にスパッタ法でPZT膜を１４０nmの厚さに形成し、そのPZT膜を強誘電体膜１０３とする。スパッタ法で形成された強誘電体膜１０３は成膜の時点では結晶化しておらず、強誘電体特性に乏しい。そこで、酸素含有雰囲気中で強誘電体膜１０３をアニールすることにより、その強誘電体膜１０３中のPZTを結晶化し、強誘電体膜１０３の強誘電体特性を高める。
【００１６】
その後に、強誘電体膜１０３の上に第２の導電膜１０４としてスパッタ法で酸化イリジウム膜を１５０nmの厚さに形成する。
【００１７】
続いて、図１（ｂ）に示すように、フォトリソグラフィとエッチングにより第２の導電膜１０４をパターニングし、複数の島状の上部電極１０４ａを形成する。
【００１８】
そして、図２（ａ）に示すように、シリコン基板１の上側全面にフォトレジスト１０５を塗布する。
【００１９】
その後、図２（ｂ）に示すように、フォトレジスト１０５を露光、現像し、複数の上部電極１０４ａを共通に覆うストライブ状のレジストパターン１０５ａを形成する。
【００２０】
次に、図３（ａ）に示すように、レジストパターン１０５ａをマスクにしながら強誘電体膜１０３をドライエッチングする。これにより、第１の導電膜１０２の上に、複数の上部電極１０４ａに共通のストライプ状のキャパシタ誘電体膜１０３ａが形成されることになる。
【００２１】
但し、そのようなドライエッチングでは、強誘電体膜１０３中のPZTから鉛がエッチング雰囲気に放出され、その鉛を含む反応性生物がレジストパターン１０５ａの側面に付着する。そのような反応生成物は、以降の工程において飛散することにより、電極等のデバイスパターン同士を電気的に短絡させてしまい、歩留まり低下の原因となる。
【００２２】
特に、ストライプ状のレジストパターン１０５ａの端部は、レジストパターン１０５ａの配置が疎な部分と密な部分との境目にあり、このような部分では他の部分よりも反応生成物が多く付着する。
【００２３】
そこで、本工程では、レジストパターン１０５ａの側面が後退するような条件を用いることにより、その側面の反応生成物を削ぎ落としながらドライエッチングを行い、反応生成物がなるべく残らないようにする。
【００２４】
レジストパターン１０５ａの側面を後退させるには、例えば、塩素とアルゴンとの混合ガスをエッチングガスとして用いればよい。
【００２５】
この後に、レジストパターン１０５ａは除去される。
【００２６】
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより第１の導電膜１０２をパターニングすることにより、ストライプ状の下部電極１０２ａを形成する。
【００２７】
ここまでの工程により、シリコン基板１０１の上方には、各上部電極１０４ａに対応して複数の強誘電体キャパシタQ1〜Q3が形成されたことになる。図示のように、各々のキャパシタQ1〜Q3は、下部電極１０２ａとキャパシタ誘電体膜１０３ａとを共有する。
【００２８】
次いで、図４に示すように、シリコン基板１の上側全面に層間絶縁膜１０７としてCVD法により酸化シリコン（SiO2）膜を１４００nmの厚さに形成し、更にその上面をCMP(Chemical Mechanical Polishing)法により平坦化する。その後に、層間絶縁膜１０７をパターニングして、各上部電極１０４ａの上にホール１０７ａを形成する。
【００２９】
その後に、上部電極１０４ａと電気的なコンタクトをとるために導体プラグ１０９をホール７ａ内に形成する。
【００３０】
図５は、図４のＩ−Ｉ線に沿う断面図である。
【００３１】
上記の導体プラグ１０９を形成するにあたっては、まず、スパッタ法によりグルー膜１１０として窒化チタン膜を１００nmの厚さに形成し、更にその上にCVD法によりタングステン膜１１１を３００nmの厚さに形成して、ホール７ａを完全に埋め込む。
【００３２】
そして、層間絶縁膜１０７の上の余分なグルー膜１１０とタングステン膜１１１とをCMP法により研磨して除去し、それらをホール１０７ａ内にのみ導体プラグ１０９として残す。
【００３３】
以上により、このサンプルの基本構造が完成する。
【００３４】
図３（ａ）を参照して説明したように、この例では、強誘電体膜１０３をドライエッチングしてキャパシタ誘電体膜１０３ａを形成するときに、レジストパターン１０５ａの側面を後退させることにより、該側面に反応生成物が付着しないようにした。
【００３５】
図６（ａ）は、これとは異なり、レジストパターン１０５ａの側面を後退させなかった場合のサンプルをSEM(Scanning Electron Microscope)により観察し、その観察像を基にして描いた斜視図である。また、図６（ｂ）は、その断面図である。
【００３６】
これらに示されるように、レジストパターン１０５ａの側面を後退させないと、その側面があった部分に反応生成物１１５がフェンス状に付着してしまう。その反応生成物１１５が剥離すると、後の工程でデバイス表面に反応生成物１１５が再付着して、歩留まりが低下するおそれがある。
【００３７】
そのような反応生成物１１５の発生は、上記のようにレジストパターンを後退させることで抑制することができる。
【００３８】
ところが、本願発明者が調査を進めたところ、反応生成物１１５のような顕著な副生成物ではないものの、レジストパターン１０５ａを後退させた場合でも上部電極１０４ａ上にエッチング残渣が残ることがあることが明らかとなった。
【００３９】
図７は、レジストパターン１０５ａを除去した後に、そのようなエッチング残渣をSEMにより観察し、それを基にして描いた平面図である。
【００４０】
これに示されるように、上部電極１０４ａの上において、後退後のレジストパターン１０５ａの側面があった部分にエッチング残渣１１６が残る。
【００４１】
そのエッチング残渣１１６は、強誘電体膜１０３中の鉛とレジストパターン１０５ａとが反応して生成されたと考えられ、レジストパターン１０５ａを除去するためのアッシング工程や水洗工程では取り難く、これらの工程以降にも残り続けてしまう。
【００４２】
しかしながら、そのエッチング残渣１１６は、以下のように強誘電体キャパシタQ1〜Q3の品質を劣化させる要因になり得る。
【００４３】
図８は、導体プラグ１０９を形成した後に、ストライプ状のキャパシタ誘電体膜１０３ａの端部の強誘電体キャパシタQ1の断面をSEMにより観察し、それを基にして描いた断面図である。
【００４４】
なお、微小なエッチング残渣１１６は図８では現れていないが、そのエッチング残渣１１６の上に導体プラグ１０９は形成されている。
【００４５】
この場合、エッチング残渣１１６がある部分において、グルー膜１１０の膜厚が薄くなって水素等に対するバリア性が低下する。そのため、タングステン膜１１１を形成するときの水素がグルー膜１１０を透過し、その水素によって上部電極１０４ａの酸化イリジウムが還元されてしまうので、還元によって酸素が抜けた部分の上部電極１０４ａに図示のような空洞１０４ｘが形成されてしまうことになる。
【００４６】
空洞１０４ｘが形成されるのは、導体プラグ１０９とエッチング残渣１１６とが重なる端部のキャパシタQ1においてである。しかし、残りのキャパシタQ2、Q3も、以下のようにこのエッチング残渣１１６の影響を受ける。
【００４７】
図９は、上記の強誘電体キャパシタQ1〜Q3の残留分極電荷量（Qsw）を調査して得られたグラフである。
【００４８】
これに示されるように、各キャパシタQ1〜Q3のうち、空洞１０４ｘが形成された端部のキャパシタQ1の残留分極電荷量が最も小さい。
【００４９】
また、端から二個目のキャパシタQ2は、その上部電極１０４ａに空洞１０４ｘが形成されていないにも関わらず、三個目のキャパシタQ3よりも残留分極電荷量が低下してしまっている。これは、端部のキャパシタQ1の空洞１０４ｘから水素等の還元性物質がキャパシタ誘電体膜１０３ａに侵入し、二個目のキャパシタQ2の下のキャパシタ誘電体膜１０３ａを劣化させたためと考えられる。
【００５０】
以上のように、この例では、複数のキャパシタの並びのうち端部のキャパシタQ1においてエッチング残渣１１６と導体プラグ１０９とが重なってしまう。その結果、キャパシタQ1の上部電極１０４ａに空洞１０４ｘが形成されると共に、端から二個目のキャパシタQ2の強誘電体特性も劣化してしまう。
【００５１】
端部のキャパシタQ1では、上部電極１０４ａ等のデバイスパターンの配置の疎密が他のキャパシタQ2、Q3におけるのとは異なるので、エッチングレート等もこれらのキャパシタQ1、Q2とは異なった傾向となり、そもそもデバイスパターンの形状が崩れ易い。したがって、端部のキャパシタQ1については回路を構成しないダミーキャパシタとする場合が多く、空洞１０４ｘが形成された場合でも回路に特段の影響を与えない。
【００５２】
しかし、キャパシタQ2は回路を構成する真のキャパシタであるため、上記のように強誘電体特性が劣化したのでは、半導体装置の歩留まりが低下するおそれがある。
【００５３】
このような問題を回避するため、例えば、スパッタ法よりもカバレッジ特性が良好なCVD法でグルー膜１１０を形成することにより、エッチング残渣１１６が存在する部分のグルー膜１１０の膜厚を維持し、グルー膜１１０の水素バリア性を確保することも考えられる。
【００５４】
しかし、CVD法による窒化チタン膜の成膜雰囲気には水素が含まれているので、グルー膜１１０の成膜時に上部電極１０４ａの酸化イリジウムが還元されてしまい、上部電極１０４ａの還元を回避することはできない。
【００５５】
また、酸化イリジウムよりも還元され難いイリジウム等の貴金属を上部電極１０４ａの材料とすることにより、上部電極１０４ａの還元を防止することも考えられる。
【００５６】
しかしながら、貴金属は水素を活性化する機能を有するので、キャパシタの製造途中において外部雰囲気中の水素が上部電極１０４ａに触れると、それにより活性化した水素によってキャパシタ誘電体膜１０３ａが還元され、残留分極電荷量等の強誘電体特性が低下してしまう。
【００５７】
本願発明者は、このような調査結果に基づき、以下に説明するような実施形態を着想するに至った。
【００５８】
（２）第１実施形態
図１０〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。これらのうち、図１０〜図２２はワード線方向に直交する方向の断面図であり、図２３〜図３３は、ワード線方向の断面図である。
【００５９】
また、図３４〜図４１は、この半導体装置の製造途中の平面図である。
【００６０】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【００６１】
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【００６２】
まず、n型又はp型のシリコン（半導体）基板１に素子分離溝を形成し、その中に酸化シリコン膜等の絶縁膜を素子分離絶縁膜２として埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。これに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００６３】
次いで、シリコン基板１のメモリセル領域にpウェル３を形成する。
【００６４】
その後、シリコン基板１の活性領域表面を熱酸化し、ゲート絶縁膜４となる熱酸化膜を形成する。更に、シリコン基板１の上側全面に多結晶シリコン膜を形成し、これをパターニングしてゲート電極５を形成する。メモリセル領域における一つのpウェル３上には、ワード線の一部となる二つのゲート電極５がほぼ平行に配置される。
【００６５】
続いて、ゲート電極５の両側のpウェル３内にn型不純物をイオン注入してn型ソース／ドレインエクステンション６ａ、６ｂを形成する。そして、シリコン基板１の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えば、CVD法により酸化シリコン膜を形成する。
【００６６】
更に、ゲート電極５と絶縁性サイドウォール７とをマスクに使用して、pウェル３にn型不純物を再びイオン注入することにより、ゲート電極５の横のシリコン基板１にn型ソース／ドレイン領域８ａ、８ｂを形成する。
【００６７】
なお、二つのゲート電極５に挟まれるn型ソース／ドレイン領域８ｂはビット線の一部として機能し、また、pウェル３の両側の二つのn型ソース／ドレイン領域８ａは後述するキャパシタの上部電極に電気的に接続される。
【００６８】
次いで、シリコン基板１の上側全面にコバルト層等の高融点金属層をスパッタ法により形成する。そして、その高融点金属層をアニールしてシリコンと反応させ、n型ソース／ドレイン領域８ａ、８ｂの表層に高融点金属シリサイド層９を形成する。その後に、素子分離絶縁膜２等の上で未反応となっている高融点金属層をウエットエッチングにより除去する。
【００６９】
ここまでの工程により、pウェル３の上に、ゲート電極５とn型ソース／ドレイン領域８ａ、８ｂ等を備えたn型MOSトランジスタの基本構造が完成する。
【００７０】
図３４（ａ）はこの工程を終了した後の平面図である。なお、同図では、絶縁性サイドウォール７と高融点金属シリサイド層９を省略してある。また、先の図１０（ａ）は、図３４（ａ）のＡ１−Ａ１線に沿う断面図に相当する。
【００７１】
次に、図１０（ｂ）に示すように、シリコン基板１の上側全面にCVD法によりカバー絶縁膜１４を形成する。そのカバー絶縁膜１４は、下から順に、厚さ約２０nmの酸化シリコン膜と厚さ約８０nmの窒化シリコン（SiN）膜とをこの順に積層してなる。
【００７２】
更に、このカバー絶縁膜１４の上に、TEOSガスを使用するプラズマCVD法により第１の層間絶縁膜１５として酸化シリコン膜を形成した後、その第１の層間絶縁膜１５の上面をCMP法により研磨して平坦化する。そのような研磨の結果、第１の層間絶縁膜１５の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
【００７３】
そして、これらカバー絶縁膜１４と第１の層間絶縁膜１５とをフォトリソグラフィとエッチングによりパターニングして、n型ソース／ドレイン領域８ａ、８ｂにコンタクトホール１２ａ、１２ｂを形成する。
【００７４】
続いて、コンタクトホール１２ａ、１２ｂの内面と第１の層間絶縁膜１５の上面にスパッタ法によりグルー膜を形成した後、そのグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホール１２ａ、１２ｂを完全に埋め込む。なお、グルー膜としては、例えば厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜がこの順に形成される。
【００７５】
そして、第１の層間絶縁膜１５の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール１２ａ、１２ｂ内にのみ第１の導体プラグ１３ａ、１３ｂとして残す。
【００７６】
第１の導体プラグ１３ａ、１３ｂの直径は特に限定されない。本実施形態ではその直径を約０．２５μmとする。
【００７７】
このようにして形成された第１の導体プラグ１３ａ、１３ｂは、酸化され易いタングステンを主成分とするため、酸素含有雰囲気において容易に酸化してコンタクト不良を起こし易い。
【００７８】
そこで、次の工程では、図１１（ａ）に示すように、第１の導体プラグ１３ａ、１３ｂと第１の層間絶縁膜の１５の上に、プラグの酸化を防ぐ酸化防止絶縁膜１６として、酸窒化シリコン（SiON）膜をCVD法により１００nmの厚さに形成する。
【００７９】
次いで、この酸化防止絶縁膜１６の上に絶縁性密着膜１７としてCVD法により酸化シリコン膜を厚さ約１３０nmに形成する。
【００８０】
更に、この絶縁性密着層１７の上にスパッタ法でアルミナ膜を厚さ約２０nmに形成し、それを下地絶縁膜１８とする。
【００８１】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８２】
まず、下地絶縁膜１８の上に、スパッタ法により第１の導電膜１９としてプラチナ膜を形成する。第１の導電膜１９は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５０nmである。
【００８３】
また、第１の導電膜１９はプラチナ膜に限定されない。プラチナに代えて、イリジウム等の貴金属、あるいは酸化プラチナや酸化イリジウム(IrO2)等の酸化貴金属を第１の導電膜１９の材料として採用してもよい。
【００８４】
更に、第１の導電膜１９の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZrTiO3)膜を約１４０nmの厚さに形成して、このPZT膜を強誘電体膜２０とする。
【００８５】
なお、強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。
【００８６】
強誘電体膜２０の材料はPZTに限定されない。その材料としては、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体を採用し得る。
【００８７】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２０のPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２０を形成する場合は、この結晶化アニールは不要である。
【００８８】
また、上記のように下地絶縁膜１８の上に第１の導電膜１９を形成したことで、下地絶縁膜１８を省く場合と比較して第１の導電膜１９中のプラチナの配向性が良好となっている。そして、このような第１の導電膜１９の配向の作用によって、強誘電体膜２０中のPZTの配向が揃えられ、強誘電体膜２０の強誘電体特性が向上する。
【００８９】
更に、上記の強誘電体膜２０の上に、スパッタ法で酸化イリジウム膜を厚さ約２５０nmに形成し、この酸化イリジウム膜を第２の導電膜２１とする。
【００９０】
第２の導電膜２１は酸化イリジウム膜に限定されず、イリジウム、プラチナ、SRO(SrRuO3)、LNO(LaNiO)、LSCO(LaSrCuO)、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ロジウム、酸化オスミウム、酸化レニウム、及び酸化パラジウムのいずれかの単層膜、或いはこれらの積層膜を第２の導電膜２１として形成し得る。
【００９１】
このうち、酸化イリジウム膜等の酸化貴金属膜は、プラチナ等の純粋な貴金属膜と比較して、成膜雰囲気や外部雰囲気に含まれる水素を活性化する能力が低いので、活性化された水素によって強誘電体膜２０が還元される危険性を低減することができる。
【００９２】
続いて、図１２（ａ）及び図２３（ａ）に示すように、第２の導電膜２１の上に、マスク材料膜２２としてスパッタ法により窒化チタン膜を約２０nmの厚さに形成する。なお、マスク材料膜２２は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム（TiNAl）膜をマスク材料膜２２として形成してもよい。
【００９３】
更に、このマスク材料膜２２の上にフォトレジストを塗布し、それを露光、現像して、キャパシタ上部電極形状の第１のレジストパターン２３を形成する。
【００９４】
そして、図１２（ｂ）及び図２３（ｂ）に示すように、第１のレジストパターン２３をマスクにしてマスク材料膜２２をドライエッチングすることにより、上部電極形状のハードマスク２２ａを形成する。このドライエッチングは、ICP(Inductively Coupled Plasma)エッチング装置を用いて行われ、塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。
【００９５】
次に、図１３（ａ）及び図２４（ａ）に示すように、上記のICPエッチング装置を引き続き用いて、ハードマスク２２ａと第１のレジストパターン２３とをマスクにして第２の導電膜２１ａをドライエッチングすることにより、上部電極２１ａを形成する。
【００９６】
このドライエッチングにおけるエッチングガスは特に限定されないが、本実施形態では塩素とアルゴンとの混合ガスが使用される。
【００９７】
このようなエッチング雰囲気に曝された第１のレジストパターン２３はダメージを受けその側面が後退するが、上部電極２１ａの上面はハードマスク２２ａによって保護されているので、上部電極２１ａの上面にエッチングが及ぶことはない。
【００９８】
図３５はこの工程を終了した後の平面図である。先の図１３（ａ）は、図３５のＡ２−Ａ２線に沿う断面図に相当する。また、図２４（ａ）は、図３５のＢ１−Ｂ１線に沿う断面図に相当する。
【００９９】
図３５に示されるように、上部電極２１ａは島状の平面形状を有し、ワード線の一部であるゲート電極５の延在方向に沿って間隔をおいて複数形成される。
【０１００】
本実施形態では、そのような上部電極２１ａの並びのうち、両端部にある上部電極２１ａの幅W1を、他の上部電極２１ａの幅W2よりもゲート電極５の延在方向に広くする。
【０１０１】
この後に、過酸化水素水（H2O2）と水酸化アンモニウム(NH4OH)溶液との混合溶液よりなるエッチング液にシリコン基板１を浸すことにより、ハードマスク２２ａ（図１３（ａ）参照）をウエットエッチングして除去する。
【０１０２】
なお、上部電極２１ａを形成したときに強誘電体膜２０が受けたダメージを回復させるため、ハードマスク２２ａを除去後に酸素含有雰囲気中でアニールを行ってもよい。そのアニールは回復アニールと呼ばれ、本実施形態では基板温度を６５０℃として回復アニールを行う。
【０１０３】
続いて、図１３（ｂ）及び図２４（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、上部電極２１ａの上に第２のレジストパターン２７を形成する。
【０１０４】
図３６は、本工程を終了後の平面図である。なお、先の図１３（ｂ）は、図３６のＡ３−Ａ３線に沿う断面図に相当する。また、図２４（ｂ）は、図３６のＢ２−Ｂ２線に沿う断面図に相当する。
【０１０５】
図３６に示されるように、第２のレジストパターン２７の平面形状は、ワード線方向、すなわちゲート電極５の延在方向に延びるストライプ状であって、上部電極２１ａの各々がその第２のレジストパターン２７によって覆われる。
【０１０６】
次に、図１４（ａ）及び図２５（ａ）に示すように、第２のレジストパターン２７をマスクにして強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。このドライエッチングも、第２の導電膜２１のエッチング（図１３（ａ））と同様に、ICPエッチング装置を用いて行われる。
【０１０７】
このドライエッチングでは、強誘電体膜２０に含まれる鉛がエッチング雰囲気中に放出され、その鉛が第２のレジストパターン２７の側面に反応生成物としてフェンス状に付着することがある。
【０１０８】
そのように反応生成物が付着するのを防止するため、本実施形態では第２のレジストパターン２７の側面が後退するエッチング条件でこのドライエッチングを行い、レジスト側面に付着する反応生成物を削ぎ落とすようにする。
【０１０９】
第２のレジストパターン２７の側面を後退させるエッチング条件は特に限定されないが、塩素ガスを含むエッチングガスを使用することにより側面の後退が容易になるので、本実施形態では塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用する。
【０１１０】
図３７は、このようにして強誘電体膜２０をドライエッチングした後の平面図であって、
先の図１４（ａ）は図３７のＡ４−Ａ４線に沿う断面図に相当し、図２５（ａ）は図３７のＢ３−Ｂ３線に沿う断面図に相当する。
【０１１１】
図３７に示されるように、キャパシタ誘電体膜２０ａは、島状の複数の上部電極２１ａに共通のストライプ状の平面形状を有する。
【０１１２】
また、上記したようなレジスト側面の後退の結果、第２のレジストパターン２７の端部の側面２７ｂは、上部電極２１ａの並びのうちの両端の上部電極２１ａ上に位置するようになる。
【０１１３】
但し、両端の上部電極２１ａについては、既述のようにゲート電極５の延在方向に幅を広げ、その上部電極２１ａを覆うように当初の第２レジストパターン２７を形成したので、側面２７ｂの後退は上部電極２１ａの周縁部にのみ留まることになる。
【０１１４】
その結果、第２のレジストパターン２７の側面２７ｂが、後で形成される層間絶縁膜のホールの形成予定領域Cに重なることはなく、形成予定領域Cは第２のレジストパターン２７に覆われたままとなる。よって、仮に後退後の第２のレジストパターン２７の側面２７ｂに対応する部分の上部電極２１ａ上にエッチング残渣が発生しても、ホールの形成予定領域Cにそのエッチング残渣が重なるのを防止できる。
【０１１５】
この後に、第２のレジストパターン２７は除去される。
【０１１６】
ここで、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａを形成したとき、キャパシタ誘電体膜２０ａがダメージを受け、その強誘電体特性が劣化しているおそれがある。そのダメージは酸素雰囲気中での回復アニールにより回復される。その回復アニールは、例えば基板温度６５０℃の条件下で行われる。
【０１１７】
続いて、図１４（ｂ）、図２５（ｂ）に示すように、第１の導電膜１９、キャパシタ誘電体膜２０ａ、及び上部電極２１ａの上に、第１の水素バリア絶縁膜２８としてスパッタ法によりアルミナ膜を厚さ約５０nmに形成する。
【０１１８】
第１の水素バリア絶縁膜２８は、還元され易いキャパシタ誘電体膜２０ａを水素等の還元性物質から保護するために形成され、アルミナ膜の他、PZT膜、PLZT膜、及び酸化チタン膜のいずれかであってもよい。
【０１１９】
次に、図１５（ａ）及び図２６（ａ）に示すように、第１の水素バリア絶縁膜２８の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン３０とする。
【０１２０】
図３８は、この工程を終了後の平面図である。そして、先の図１５（ａ）は図３８のＡ５−Ａ５線に沿う断面図に相当し、図２６（ａ）は図３８のＢ４−Ｂ４線に沿う断面図に相当する。
【０１２１】
図３８に示されるように、第３のレジストパターン３０の平面形状は、キャパシタ誘電体膜２０ａを覆うストライプ状である。
【０１２２】
次に、図１５（ｂ）及び図２６（ｂ）に示すように、第３のレジストパターン３０をマスクにして第１の水素バリア絶縁膜２８、第１の導電膜１９、及び下地絶縁膜１８をドライエッチングして、エッチングされずに残存する第１の導電膜１９を下部電極１９ａとする。
【０１２３】
そのドライエッチングの条件は特に限定されないが、本実施形態ではICPエッチング装置を用い、塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用することにより行われる。
【０１２４】
図３９は、本工程を終了した後の平面図である。そして、先の図１５（ｂ）は図３９のＡ６−Ａ６線に沿う断面図に相当し、図２６（ｂ）は図３９のＢ５−Ｂ５線に沿う断面図に相当する。
【０１２５】
図３９に示されるように、ここまでの工程により、シリコン基板１のセル領域には、ゲート電極５の延在方向に沿って複数の強誘電体キャパシタQ1〜Qnが並んで形成されたことになる。キャパシタQ1〜Qnの各々は、下部電極１９ａとキャパシタ誘電体膜２０ａとを共有しており、複数の上部電極２１ａに対応して形成される。
【０１２６】
ここで、キャパシタQ1〜Qnの並びにおいて、両端以外のキャパシタQ2、Q3を含む領域では、上部電極１９ａ等のデバイスパターンの配置の疎密が場所によらず略一定であるため、エッチング速度等が場所により大きく異なることはない。
【０１２７】
これに対し、両端のキャパシタQ1、Qnでは、デバイスパターンの配置の疎密が他のキャパシタのそれとは異なるため、エッチング速度等が他のキャパシタにおけるのと異なる値になり、上部電極１９ａ等の平面形状が崩れ易い。そのため、本実施形態では、回路を構成する真のキャパシタとして両端のキャパシタQ1、Qnを使用せず、それらをダミーキャパシタとして使用する。ダミーキャパシタQ1、Qnの上部電極１９ａは、デバイス内の他の素子等と電気的に接続されることはなく、電気的に孤立した状態となる。
【０１２８】
一方、キャパシタQ2、Q3については、回路を構成する真のキャパシタとして使用する。
【０１２９】
この後に、第３のレジストパターン３０は除去される。
【０１３０】
次いで、図１６及び図２７に示されるように、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する第２の水素バリア絶縁膜３２として、厚さが約２０nmのアルミナ膜をシリコン基板１の上側全面にスパッタ法で形成する。なお、アルミナ膜に代えて、PZT膜、PLZT膜、及び酸化チタン膜のいずれかを形成してもよい。
【０１３１】
そして、この第２の水素バリア絶縁膜３２の上に第２の層間絶縁膜３３としてCVD法により酸化シリコン膜を約１４００nmの厚さ形成した後、その表面をCMP法により研磨して平坦化する。研磨後の第２の層間絶縁膜３３の膜厚は、上部電極２１ａ上で約７７０nmとなる。
【０１３２】
このCMPを終了した後に、第２の層間絶縁膜３３を脱水するためのアニールを行ってもよい。そのような脱水アニールは、例えばN2Oプラズマ雰囲気中で行われる。
【０１３３】
更に、第２の層間絶縁膜３３の上にスパッタ法によりアルミナ膜を厚さ約５０nmに形成し、そのアルミナ膜を第３の水素バリア絶縁膜３４とする。第３の水素バリア絶縁膜３４は、第２の水素バリア絶縁膜３２と同様に、水素等の還元性物質からキャパシタ誘電体膜２０ａを保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に、PZT膜、PLZT膜、及び酸化チタン膜もある。
【０１３４】
そして、この第３の水素バリア絶縁膜３４の上にCVD法で酸化シリコン膜を厚さ約３００nmに形成し、その酸化シリコン膜をキャップ絶縁膜３５とする。
【０１３５】
次いで、図１７及び図２８に示すように、キャップ絶縁膜３５の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３６を形成する。
【０１３６】
そして、第４のレジストパターン３６の窓３６ａを通じてドライエッチングを行うことにより、上部電極２１ａの上の各絶縁膜２８、３２〜３５に第１のホール３３ａを形成する。このドライエッチングは、例えば、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。
【０１３７】
また、図２８に示されるように、このエッチングによって下部電極１９ａの端部のコンタクト領域CRの上の各絶縁膜２８、３２〜３５には第２のホール３３ｂが形成される。
【０１３８】
ここで、図３７を参照して説明したように、ホールの形成予定領域Cには第２のレジストパターン２７に起因したエッチング残渣は存在しないので、第１のホール３３ａ内にそのエッチング残渣が現れることはない。
【０１３９】
この後に、第４のレジストパターン３６は除去される。
【０１４０】
次に、図１８及び図２９に示すように、ここまでの工程でキャパシタ誘電体膜２０ａが受けたダメージを回復させるため、酸素含有雰囲気中において回復アニールを行う。
【０１４１】
このとき、第１の導体プラグ１３ａ、１３ｂは、酸化防止絶縁膜１６により酸化が防止される。
【０１４２】
次いで、図１９及び図３０に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン３９を形成する。
【０１４３】
そして、第５のレジストパターン３９が備える窓３９ａを通じてドライエッチングを行い、第１の導体プラグ１３ａ、１３ｂの上方の各絶縁膜１７、３２〜３５に第３のホール３３ｃを形成する。
【０１４４】
このドライエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコンよりなる酸化防止絶縁膜１６がこのエッチングにおけるストッパとなる。
【０１４５】
この後に、第５のレジストパターン３９は除去される。
【０１４６】
続いて、図２０及び図３１に示すように、CHF3、Ar、及びO2の混合ガスをエッチングガスとして用い、平行平板型エッチング装置において第３のホール３３ｃの下の酸化防止絶縁膜１６をエッチングする。
【０１４７】
これにより、第３のホール３３ｃ内に第１の導体プラグ１３ａ、１３ｂが露出すると共に、第１及び第２のホール３３ａ、３３ｂ内の異物が除去されて、これらのホール３３ａ、３３ｂから露出する上部電極２１ａと下部電極１９ａの上面が清浄化される。
【０１４８】
次に、図２１及び図３２に示す断面構造を得るまでの工程について説明する。
【０１４９】
まず、第１〜第３ホール３３ａ〜３３ｃの内面とキャップ絶縁膜３５の上面に、グルー膜３７ａとして窒化チタン膜をスパッタ法で約１００nm程度の厚さに形成する。そのスパッタ法は、例えば、窒素ガスとアルゴンガスとの混合雰囲気中でチタンターゲットをスパッタすることにより行われる。このように水素を含まない雰囲気中でグルー膜３７ａを成膜することで、上部電極２１ａが還元してその中に空洞が発生するのを抑制できる。
【０１５０】
そして、グルー膜３７ａの上にCVD法でタングステン膜３７ｂを３００nm程度の厚さに形成し、このタングステン膜３７ｂで各ホール３３ａ〜３３ｃを完全に埋め込む。
【０１５１】
タングステン膜３７ｂを形成するにあたっては、シラン（SiH4）ガス、六フッ化タングステン（WF6）ガス、及び水素ガスの混合ガスが反応ガスとして使用される。
【０１５２】
その後に、キャップ絶縁膜３５の上の余分なグルー膜３７ａとタングステン膜３７ｂとをCMP法により研磨して除去し、これらの膜を各ホール３３ａ〜３３ｃ内にのみ第２の導体プラグ（導電材料）３７として残す。これらの導体プラグ３７のうち、キャパシタQの上方に形成されたものは、上部電極２１ａと電気的に接続される。
【０１５３】
このように導体プラグ３７を形成するとき、既述のように第１のホール３３ａ内には第２のレジストパターン２７に起因したエッチング残渣がないので、そのエッチング残渣に起因してグルー膜３７ａのカバレッジが低下するのを防止できる。
【０１５４】
これにより、第１のホール３３ａの内面において、タングステン膜３７ｂの成膜雰囲気に含まれる水素等の還元性物質をバリアするのに十分な厚さにグルー膜３７を形成することができ、水素等によって上部電極２１ａ中の酸化イリジウムが還元されるのを抑制できる。
【０１５５】
図４０は、この工程を終了した後の平面図である。なお、先の図２１は図４０のＡ７−Ａ７線に沿う断面図に相当し、図３２は図４０のＢ６−Ｂ６線に沿う断面図に相当する。
【０１５６】
上記したような上部電極２１ａの還元を防止するには、端部の上部電極２１ａの幅W1をなるべく広くするのが好ましい。そして、そのような効果を得やすくするには、キャパシタ誘電体膜２０ａの側面２０ｂと端部の第１のホール３３ａとの間隔Dが、端部以外の上部電極２１ａの幅W2よりも大きくなる程度に、端部の上部電極２１ａの幅W1を広くするのが好ましい。
【０１５７】
次いで、図２２及び図３３に示すように、キャップ絶縁膜３５と第２の導体プラグ３７のそれぞれの上面にスパッタ法により金属積層膜を形成し、それをパターニングして一層目金属配線４０とする。
【０１５８】
その金属積層膜としては、例えば、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約３６０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜をこの順に形成する。
【０１５９】
なお、パターニングの前に、この金属積層膜の上に反射防止膜として酸窒化シリコン膜を形成してもよい。
【０１６０】
図４１は、この工程を終了後の平面図であり、先の図２２は図４１のＡ８−Ａ８線に沿う断面図に相当し、図３３は図４１のＢ７−Ｂ７線に沿う断面図に相当する。
【０１６１】
図４１に示されるように、上部電極２１ａの並びのうち、端部以外の上部電極２１ａは、この一層目金属配線４０と第２の導体プラグ３７とを介してn型ソース／ドレイン領域８ａと電気的に接続される。
【０１６２】
一方、端部の上部電極２１ａの上では一層目金属配線４０は電気的に孤立しており、端部の上部電極２１ａはn型ソース／ドレイン領域８ａとは接続されない。これについては、後述の第２〜第４実施形態でも同じである。
【０１６３】
この後は、層間絶縁膜と金属配線とを交互に積層して多層配線構造を作製する工程に移るが、その詳細については省略する。
【０１６４】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１６５】
上記した半導体装置の製造方法によれば、図３５を参照して説明したように、上部電極２１ａの並びの両端の上部電極２１ａの幅W1を、他の上部電極２１ａの幅W2よりも広くした。これにより、図３７に示したように、第２のレジストパターン２７の側面２７ｂが後退する条件で強誘電体膜２０をドライエッチングしても、後退後の第２のレジストパターン２７の側面２７ｂを上部電極２１ａのホール形成予定領域Cから隔離することができる。
【０１６６】
その結果、端部の上部電極２１ａの上面において第２のレジストパターン２７の側面２７ｂが存在していた部位に、第２のレジストパターン２７に起因したエッチング残渣が残っても、第１のホール３３ａ（図４０参照）内にそのエッチング残渣が現れない。したがって、このエッチング残渣に起因してグルー膜３７ｂのカバレッジが低下するのを防止できりため、タングステン膜３７ｂの成膜雰囲気に含まれる水素が上部電極２１ａに侵入しようとするのをグルー膜３７ｂによって阻止でき、上部電極２１ａの還元を防止できるようになる。
【０１６７】
このような利点を得るための上部電極２１ａの幅W1の広さは特に限定されないが、端部以外の上部電極２１ａの幅W2よりも幅W1を広くするのが好ましい。
【０１６８】
本願発明者は、このように端部の上部電極２１ａの幅を広げることで、実際にキャパシタの特性がどの程度改善するのかについて調査した。
【０１６９】
その調査結果を図４２に示す。
【０１７０】
この調査では、端部の上部電極２１ａの幅W1をそれ以外の上部電極２１ａの幅W2よりも１μm広くし、キャパシタQ1〜Q3のスイッチング電荷量(Qsw)を測定した。
【０１７１】
図４２に示されるように、ダミーキャパシタとして使用する端部のキャパシタQ1は、他のキャパシタQ2、Q3よりもスイッチング電荷量が低下しているものの、上部電極を広げない場合（図９）よりもスイッチング電荷量が改善している。これにより、端部のキャパシタQ1をダミーとしてではなく真のキャパシタとして使用することもできるようになる。
【０１７２】
また、図９に示したように、上部電極を広げない場合では端部から二つ目のキャパシタQ2のスイッチング電荷量は、端部のキャパシタQ1につられてそのスイッチング電荷量が低下した。
【０１７３】
これに対し、本実施形態では、図４２のように二つ目のキャパシタQ2のスイッチング電荷量も図９の場合よりも向上する。このことから、端部のキャパシタQ1の上部電極２１ａの幅W1を広げることが、その隣に形成した真のキャパシタQ2のスイッチング電荷量を向上するのに有効であり、強誘電体キャパシタを備えた半導体装置の品質向上に寄与することが明らかとなった。
【０１７４】
また、図４３は、端部の上部電極２１ａの幅W1を図４２の場合よりも更に広げ、他の上部電極２１ａの幅W2との差を２μmとした場合の調査結果である。
【０１７５】
図４３に示されるように、端部から二つ目のキャパシタQ2のスイッチング電荷量は、図４２の場合と同じ程度に改善されている。
【０１７６】
なお、図４３では端部のキャパシタQ1のスイッチング電荷量が図４２の場合よりも劣化している。これは、真のデバイスとして使用するキャパシタQ2、Q3に製造プロセスの条件出しを行ったため、これらのキャパシタよりも上部電極２１ａの幅が広いキャパシタQ1の特性が出難くなったことが原因と考えられる。
【０１７７】
また、図４２及び図４３では、端部の上部電極２１ａの拡幅の大きさW1−W2をそれぞれ１μm、２μmとしたが、キャパシタQ2のスイッチング電荷量の改善が現れるのは拡幅の大きさが０．５μm程度からと期待される。そして、拡幅の大きさW1−W2が大きくなるにつれてキャパシタQ2のスイッチング電荷量が更に改善できると期待できるので、端部の上部電極２１ａの幅W1はチップサイズが許す限り広くするのが好ましい。
【０１７８】
（３）第２実施形態
第１実施形態では、強誘電体キャパシタの並びの端部において上部電極を拡幅したが、本実施形態では端部において以下のようにキャパシタ誘電体膜を延長することにより、第１実施形態と同様にスイッチング電荷量の改善を図るようにする。
【０１７９】
図４４〜図４６は、本実施形態に係る半導体装置の製造途中のワード線方向に沿った断面図である。これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１８０】
なお、ワード線に直交する方向の断面図については、第１実施形態の図１０〜図２２と同じなので、以下では省略する。
【０１８１】
また、図４７〜図５０は、この半導体装置の製造途中の平面図である。
【０１８２】
この半導体装置を製造するには、まず、第１実施形態で説明した図２３（ａ）、（ｂ）の工程を行うことにより、図４４（ａ）に示すように複数の上部電極２１ａを形成する。
【０１８３】
図４７は、この工程を終了後の平面図であり、先の図４４（ａ）は図４７のＢ１０−Ｂ１０線に沿う断面図である。
【０１８４】
図４７に示されるように、本実施形態では、複数の上部電極２１ａのワード線方向の幅は同一であり、第１実施形態のように端部の上部電極２１ａの幅W3を他の上部電極２１ａよりも広げることはしない。
【０１８５】
この後に、エッチングのマスクに使用した第１のレジストパターン２３とハードマスク２２ａ（図４４（ａ）参照）とを除去する。
【０１８６】
次いで、図４４（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、上部電極２１ａの上に第２のレジストパターン２７を形成する。
【０１８７】
図４８は、本工程を終了後の平面図である。なお、先の図４４（ｂ）は、図４８のＢ１１−Ｂ１１線に沿う断面図に相当する。
【０１８８】
図４８に示されるように、ストライプ状の第２のレジストパターン２７は、複数の上部電極２１ａを覆うように形成されると共に、複数の上部電極２１ａの並びのうち端部における上部電極２１ａからはみ出し量W4だけはみ出すように形成される。
【０１８９】
そのはみ出し量W4の値は特に限定されないが、次のドライエッチング工程における第２のレジストパターン２７のワード線方向の後退量よりも大きくするのが好ましく、更に好適には各上部電極２１ａの幅W3以上であるのがよい。本実施形態では、上部電極２１ａの幅W3を１．１５μmとするので、はみ出し量W4は１．１５μmよりも大きな値とする。
【０１９０】
次に、図４５（ａ）に示すように、第２のレジストパターン２７をマスクにし、ICPエッチング装置内において強誘電体膜２０をドライエッチングし、キャパシタ誘電体膜２０ａを形成する。
【０１９１】
このドライエッチングでは、強誘電体膜２０に起因した反応生成物が第２のレジストパターン２７の側面に付着するのを防止すべく、塩素ガスとアルゴンガスとの混合ガスをエッチングガスとして使用し、レジスト側面を後退させるようにする。
【０１９２】
図４９は、このドライエッチングが終了した後の平面図であって、先の図４５（ａ）は図４９のＢ１２−Ｂ１２線に沿う断面図である。
【０１９３】
本実施形態では、既述のように形成当初の第２のレジストパターン２７のはみ出し量W4をレジストの後退量よりも大きくしたので、後退後の第２のレジストパターン２７の側面２７ｂはキャパシタ誘電体膜２０ａ上に位置し、上部電極２１ａ上にまで後退することはない。
【０１９４】
そのため、第２のレジストパターン２７の側面２７ｂが、後で形成される層間絶縁膜のホールの形成予定領域Cに重なることはなく、形成予定領域Cは第２のレジストパターン２７に覆われたままとなる。
【０１９５】
したがって、端部の上部電極２１ａの上には側面２７ｂに対応したエッチング残渣が残らず、上部電極２１ａ上に後で形成される層間絶縁膜のホールがそのエッチング残渣に重なるのを防止できる。
【０１９６】
この後は、マスクに用いた第２のレジストパターン２７を除去した後、第１実施形態で説明した図２５（ｂ）〜図３３に示す工程を行うことにより、図４６に示すように一層目金属配線４０を形成する。
【０１９７】
図５０は、ここまでの工程を終了後の平面図であり、上記の図４６は図５０のＢ１３−Ｂ１３線に沿う断面図に相当する。
【０１９８】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１９９】
図４８及び図４９を参照して説明したように、本実施形態では、第２のレジストパターン２７の上部電極２１ａからのはみ出し量W4を、ドライエッチング時における第２のレジストパターン２７の後退量よりも大きくした。
【０２００】
そのため、複数の上部電極２１ａの並びのうち、端部における上部電極２１ａの上面に後退後のレジストパターン２７の側面２７ｂが位置しなくなる。したがって、第２のレジストパターン２７に起因したエッチング残渣が側面２７ｂに存在しても、そのエッチング残渣が上部電極２１ａ上の第１のホール３３ａ（図５０参照）に重ならなくなり、第１実施形態と同様の理由により上部電極２１ａの還元を抑制できる。
【０２０１】
本願発明者は、このように第２のレジストパターン２７のはみ出し量W4を広げることで、実際にキャパシタの特性がどの程度改善するのかについて調査した。
【０２０２】
その調査結果を図５１に示す。この調査では、はみ出し量W4を１μmとし、キャパシタQ1〜Q3のスイッチング電荷量(Qsw)を測定した。
【０２０３】
図５１に示されるように、はみ出し量W4を１μmとすると、図９の場合と比較して、端部のキャパシタQ1と二つ目のキャパシタQ2のスイッチング電荷量が向上することが明らかとなった。
【０２０４】
図５２は、上記のはみ出し量W4を更に大きくして２μmとし、各キャパシタQ1〜Q3のスイッチング電荷量を調査して得られたグラフである。
【０２０５】
図５２に示されるように、はみ出し量W4を大きくしてもキャパシタQ1、Q2のスイッチング電荷量が向上することには変わりはない。
【０２０６】
これらの結果から、第２のレジストパターン２７のはみ出し量W4を、エッチング時の第２のレジストパターン２７の側面の後退量よりも大きくすることが、端部付近のキャパシタQ1、Q2の特性の改善に有効であることが明らかとなった。
【０２０７】
（４）第３実施形態
図５３は、本実施形態に係る半導体装置の断面図である。なお、同図において第１及び第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２０８】
図５３に示されるように、本実施形態では、複数の上部電極２１ａの並びのうち、ダミーキャパシタとして供される端部のキャパシタQ1、Qnの上部電極２１ａの上に第１のホール３３ａを形成しない。その第１のホール３３ａを形成する工程では、端部以外の上部電極２１ａ上には第１のホール３３ａを形成するが、端部の上部電極２１についてはその全面を第２の層間絶縁膜３３で覆ったままにする。
【０２０９】
図５４はこの半導体装置の平面図であり、先の図５３は図５４のＢ１４−Ｂ１４線に沿う断面図である。なお、図５４ではキャパシタQ1〜Q3の平面レイアウトを見易くするために、一層目金属配線４０は省略している。
【０２１０】
図５３及び図５４に示すように、端部の上部電極２１ａの上に第１のホール３３ａを形成しないことにより、第２のレジストパターン２７（図３７参照）に起因したエッチング残渣が端部の第１のホール３３ａ内に現れない。したがって、そのエッチング残渣による第２の導体プラグ３７のカバレッジ不良が原因で端部のキャパシタQ1、Qnの上部電極２１ａが還元するのを防止でき、キャパシタQ1につられて真のキャパシタQ2の特性が劣化するのを抑制できる。
【０２１１】
図５５は、このように端部のキャパシタQ1上に第１のホール３３ａを形成しないことにより、実際にキャパシタの特性がどの程度改善するのかについて調査して得られた結果を示す図である。
【０２１２】
図５５に示されるように、端部のキャパシタQ1上にホールを形成する場合（図９参照）と比較すると、端部から二つ目のキャパシタQ2の残留分極電荷量が向上しているのが分かる。この結果から、端部のキャパシタQ1上にホールを形成しないことが、その隣の真のキャパシタQ2の特性向上に有効であることが明らかとなった。
【０２１３】
（５）第４実施形態
図５６は、本実施形態に係る半導体装置の断面図である。なお、同図において第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２１４】
図５６に示されるように、本実施形態では、上部電極２１ａのうちで端部にある上部電極２１ａ上の第１のホール３３ａの直径を、他の上部電極２１ａ上の第１のホール３３ａの直径よりも小さくする。具体的な直径の値は限定されないが、端部にある上部電極２１ａ上の第１のホール３３ａの直径を０．３μmとし、それ以外のホール３３ａの直径を０．５μmとする。
【０２１５】
また、図５７はこの半導体装置の平面図であり、先の図５６は図５７のＢ１５−Ｂ１５線に沿う断面図である。なお、図５７ではキャパシタQ1〜Qnの平面レイアウトを見易くするために、一層目金属配線４０は省略している。
【０２１６】
図５６及び図５７に示すように、端部の上部電極２１ａ上の第１のホール３３ａの直径を小さくすることにより、その第１のホール３３ａと形成当初の第２のレジストパターン２７の側面２７ｂ（図３７参照）との間隔を確保することができる。
【０２１７】
そのため、側面２７ｂが第１のホール３３ａの形成予定領域に重なり難くなり、該形成予定領域は第２のレジストパターン２７に覆われたままとなるので、側面２７ｂに対応したエッチング残渣が第１のホール３３ａ内に現れにくくなる。
【０２１８】
その結果、第２のレジストパターン２７のエッチング残渣が原因で第２の導体プラグ３７の形成時に端部のキャパシタQ1の上部電極２１ａが還元されるのを防止でき、キャパシタQ1につられて隣の真のキャパシタQ2の特性が劣化するのを抑制できる。
【０２１９】
図５８は、このように端部のキャパシタQ1上の第１のホール３３ａの直径を他のキャパシタQ2、Q3におけるよりも小さくすることにより、実際にキャパシタの特性がどの程度改善するのかについて調査して得られた結果を示す図である。
【０２２０】
なお、この調査では、端部における第１のホール３３ａの設計上の直径を０．３μmとし、それ以外の第１のホール３３ａの設計上の直径を０．５μmとしている。
【０２２１】
図５８に示されるように、端部のキャパシタQ1上のホールの直径を他のキャパシタQ2、Q3におけるのと同じにする場合（図９）と比較して、端部から二つ目のキャパシタQ2の残留分極電荷量が向上している。なお、端部のキャパシタQ1は、第１実施形態と同様にダミーキャパシタとして供せられるので、その残留分極電荷量が図示のように低くても実害はない。
【０２２２】
この結果から、本実施形態のように端部のキャパシタQ1上の第１のホール３３ａの直径を小さくすることが、ダミーであるキャパシタQ1の隣の真のキャパシタQ2の特性向上に寄与することが明らかとなった。
【０２２３】
なお、図５８では、端部のキャパシタQ1のスイッチング電荷量が取得できていない。これは、エッチングマスクである第４のレジストパターン３６（図１７及び図２８参照）を形成するとき、フォトレジストに対する露光光として解像度の悪いi線を用いたため、端部において第１のホール３３ａが未開口になったためと推測される。
【０２２４】
但し、既述のように、端部のキャパシタQ1はダミーキャパシタであるから、このようにホールが未開口となっても実害はない。更に、i線よりも波長が短いエキシマレーザを用いればこのようにホールが未開口になるのを防止できる。
【０２２５】
また、本願発明者が行った更なる調査によれば、このような特性向上の効果は、端部のキャパシタQ1上の第１のホール３３ａの直径を、他のキャパシタQ2、Q3における直径の０％〜６０％の直径にする場合に特に得られると期待される。
【０２２６】
更に、このように小さいながらも端部のキャパシタQ1上に第１のホール３３ａを形成することにより、回復アニール（図２９参照）の時の酸素がその第１のホール３３ａを通じてキャパシタ誘電体膜２０ａに供給されるようになる。そのため、本実施形態では、端部のキャパシタQ1上に第１のホール３３ａを形成しない第３実施形態と比較して、回復アニールによるキャパシタ誘電体膜２０ａの回復の実効を図りやすくなる。
【０２２７】
そして、図５７に示すように、端部の上部電極２１ａの中央部に第１のホール３３ａを形成することにより、回復アニール時の酸素がその第１のホール３３ａを通じて端部付近のキャパシタ誘電体膜２０ａに均一に広がり、回復アニールの効果の均一化を図ることができる。
【０２２８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２２９】
（付記１） 半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。
【０２３０】
（付記２） 前記上部電極の並びのうちで端部における該上部電極の幅を、他の前記上部電極の幅よりも広い大きさで前記一方向に広げたことを特徴とする付記１に記載の半導体装置の製造方法。
【０２３１】
（付記３） 前記キャパシタ誘電体膜を形成する工程において、
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする付記１に記載の半導体装置の製造方法。
【０２３２】
（付記４） 前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールの直径を、他の前記上部電極上の前記ホールの直径よりも小さくすることを特徴とする付記１に記載の半導体装置の製造方法。
【０２３３】
（付記５） 前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールを、該上部電極の中央部に形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０２３４】
（付記６） 前記レジストパターンを形成する工程において、複数の前記上部電極を共通に覆うストライプ状の平面形状に前記レジストパターンを形成することを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。
【０２３５】
（付記７） 半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【０２３６】
（付記８） 前記第２の導電膜として、酸化貴金属膜を形成することを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
【０２３７】
（付記９） 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。
【０２３８】
（付記１０） 前記端部における前記上部電極の前記一方向の幅を、前記端部以外における前記上部電極の幅よりも広くしたことを特徴とする付記９に記載の半導体装置。
【０２３９】
（付記１１） 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
【図面の簡単な説明】
【０２４０】
【図１】図１（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その１）である。
【図２】図２（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その２）である。
【図３】図３（ａ）、（ｂ）は、調査に使用したサンプルの製造途中の平面図（その３）である。
【図４】図４は、調査に使用したサンプルの製造途中の平面図（その４）である。
【図５】図５は、図４（ｂ）のＩ−Ｉ線に沿う断面図である。
【図６】図６（ａ）は、レジストパターンの側面を後退させなかった場合のサンプルをSEMにより観察し、その観察像を基にして描いた斜視図であり、図６（ｂ）は、その断面図である。
【図７】図７は、レジストパターンを除去した後のサンプルに残存したエッチング残渣をSEMにより観察し、それを基にして描いた平面図である。
【図８】図８は、導体プラグを形成した後に、端部の強誘電体キャパシタの断面をSEMにより観察し、それを基にして描いた断面図である。
【図９】図９は、サンプルのキャパシタの残留分極電荷量を調査して得られたグラフである。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その２）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その６）である。
【図１６】図１６は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その７）である。
【図１７】図１７は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その８）である。
【図１８】図１８は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その９）である。
【図１９】図１９は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１０）である。
【図２０】図２０は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１１）である。
【図２１】図２１は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１２）である。
【図２２】図２２は、第１実施形態に係る半導体装置のワード線に直交する方向の製造途中の断面図（その１３）である。
【図２３】図２３（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１）である。
【図２４】図２４（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その２）である。
【図２５】図２５（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その３）である。
【図２６】図２６（ａ）、（ｂ）は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その４）である。
【図２７】図２７は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その５）である。
【図２８】図２８は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その６）である。
【図２９】図２９は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その７）である。
【図３０】図３０は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その８）である。
【図３１】図３１は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その９）である。
【図３２】図３２は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１０）である。
【図３３】図３３は、第１実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１１）である。
【図３４】図３４は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３５】図３５は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図３６】図３６は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図３７】図３７は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図３８】図３８は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図３９】図３９は、第１実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図４０】図４０は、第１実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図４１】図４１は、第１実施形態に係る半導体装置の製造途中の平面図（その８）である。
【図４２】図４２は、第１実施形態において、端部の上部電極の幅を他の上部電極よりも１μmだけ広くした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図４３】図４３は、第１実施形態において、端部の上部電極の幅を他の上部電極よりも２μmだけ広くした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図４４】図４４（ａ）、（ｂ）は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その１）である。
【図４５】図４５は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その２）である。
【図４６】図４６は、第２実施形態に係る半導体装置のワード線に沿った方向の製造途中の断面図（その３）である。
【図４７】図４７は、第２実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図４８】図４８は、第２実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図４９】図４９は、第２実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図５０】図５０は、第２実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図５１】図５１は、第２実施形態において、端部の上部電極からはみ出た第２のレジストパターンのはみ出し量を１μmとした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５２】図５２は、第２実施形態において、端部の上部電極からはみ出た第２のレジストパターンのはみ出し量を２μmとした場合の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５３】図５３は、第３実施形態に係る半導体装置の断面図である。
【図５４】図５４は、第３実施形態に係る半導体装置の平面図である。
【図５５】図５５は、第３実施形態の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【図５６】図５６は、第４実施形態に係る半導体装置の断面図である。
【図５７】図５７は、第４実施形態に係る半導体装置の平面図である。
【図５８】図５８は、第４実施形態の各キャパシタのスイッチング電荷量の調査結果を示す図である。
【符号の説明】
【０２４１】
１、１０１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…n型ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…n型ソース／ドレイン領域、９…高融点金属シリサイド層、１２ａ、１２ｂ…コンタクトホール、１３ａ、１３ｂ…第１の導体プラグ、１４…カバー絶縁膜、１５…第１の層間絶縁膜、１６…酸化防止絶縁膜、１７…絶縁性密着膜、１８…下地絶縁膜、１９、１０２…第１の導電膜、１９ａ、１０４ａ…下部電極、２０、１０３…強誘電体膜、２０ａ、１０３ａ…キャパシタ誘電体膜、２０ｂ…キャパシタ誘電体膜の側面、２１、１０４…第２の導電膜、２１ａ、１０４ａ…上部電極、２２…マスク材料膜、２２ａ…ハードマスク、２３…第１のレジストパターン、２７…第２のレジストパターン、２７ｂ…第２のレジストパターンの側面、２８…第１の水素バリア絶縁膜、３０…第３のレジストパターン、３２…第２の水素バリア絶縁膜、３３…第２の層間絶縁膜、３３ａ〜３３ｃ…第１〜第３のホール、３４…第３の水素バリア絶縁膜、３５…キャップ絶縁膜、３６…第４のレジストパターン、３６ａ…窓、３７…第２の導体プラグ、３７ａ…グルー膜、３７ｂ…タングステン膜、３９…第５のレジストパターン、３９ａ…窓、４０…一層目金属配線、１０４ｘ…空洞、１０５…フォトレジスト、１０５ａ…レジストパターン、１０７…層間絶縁膜、１０７ａ…ホール、１０９…導体プラグ、１１０…グルー膜、１１１…タングステン膜、１１５…反応生成物、１１６…エッチング残渣、Q1〜Qn…強誘電体キャパシタ。
【特許請求の範囲】
【請求項１】
半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極の並びのうちで端部における該上部電極の幅を、他の前記上部電極の幅よりも広い大きさで前記一方向に広げたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記キャパシタ誘電体膜を形成する工程において、
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールの直径を、他の前記上部電極上の前記ホールの直径よりも小さくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。
【請求項７】
前記端部における前記上部電極の前記一方向の幅を、前記端部以外における前記上部電極の幅よりも広くしたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
【請求項１】
半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極の並びのうちで端部における該上部電極の幅を、他の前記上部電極の幅よりも広い大きさで前記一方向に広げたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記キャパシタ誘電体膜を形成する工程において、
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールの直径を、他の前記上部電極上の前記ホールの直径よりも小さくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に、第１の導電膜、誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第１の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。
【請求項７】
前記端部における前記上部電極の前記一方向の幅を、前記端部以外における前記上部電極の幅よりも広くしたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
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【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【公開番号】特開２０１０−９２９７２（Ｐ２０１０−９２９７２Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００８−２５９６６５（Ｐ２００８−２５９６６５）
【出願日】平成２０年１０月６日（２００８．１０．６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２０年１０月６日（２００８．１０．６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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