【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。 （もっと読む）

【課題】 前駆体造成物、薄膜形成方法、これを利用したゲート構造物の製造方法、及びキャパシタの製造方法を提供する。
【解決手段】 半導体装置の製造に利用されることができる薄膜形成用造成物、薄膜形成方法、ゲート構造物の製造方法、及びキャパシタの製造方法において、薄膜造成方法は、前駆体と電子供与化合物を接触させて安定化された前駆体を基板上に提供した後（Ｓ２０）、前駆体と結合を形成できる反応物質を基板上に導入して、薄膜を形成する（Ｓ３０）。電子供与化合物によって安定化された前駆体は、熱的安定性が優秀で、ステップカバレッジが優秀な薄膜を形成することができる。半導体製造工程の安全性、効率性及び信頼性を向上させることができる。 （もっと読む）

【課題】薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子１０と異なる第２半導体素子３０、４０を形成した際に、この第２半導体素子３０、４０の特性を従来の半導体装置より向上させることができる半導体装置を提供する。
【解決手段】基板のうち第１半導体素子１０が形成される第１半導体素子形成領域１とは異なる部分を第２半導体素子形成領域２とし、第２半導体素子形成領域２に、基板の表裏を貫通する第１貫通トレンチ３１を形成し、第１貫通トレンチ３１の側壁に絶縁膜３２を形成すると共に第１貫通トレンチ３１の内部に第１埋込材料３３を埋め込む。そして、第１埋込材料３３を有する第２半導体素子３０、４０を形成して半導体装置を構成する。 （もっと読む）

【課題】シリコン基板へのリーク電流が抑制されたＭＯＳ型キャパシタを提供する。
【解決手段】ＭＯＳ型のキャパシタの電荷蓄積領域６のシリコン基板にトレンチを設けることにより、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を減少させたから、Ｎ型低濃度ウェル領域２からＰ型シリコン基板１へのリーク電流を低減させたＭＯＳ型キャパシタを得ることが出来る。 （もっと読む）

【課題】ＭＩＭ（金属−絶縁体−金属）コンデンサの面積削減製造方法の提供。
【解決手段】コンデンサ誘電体の垂直部の周辺に挟持された第１伝導線１２４及び第２伝導線を含む垂直ＭＩＭコンデンサ。追加の伝導線は、両面コンデンサを形成して静電容量を増加させるために、コンデンサ誘電体のもう一つの垂直部によって分離された直近第１伝導線１２４に垂直に位置しても良い。複数の垂直ＭＩＭコンデンサは、静電容量を増加させるために、同時に平行に接続してもよい。 （もっと読む）

【課題】金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能とする。
【解決手段】半導体基板１１に形成された半導体領域１２と絶縁領域１３と、半導体領域１２に形成されたトランジスタ素子２０と、絶縁領域１３上に形成された容量素子３０を有し、トランジスタ素子２０は、半導体領域１２上にゲート絶縁膜２１を介して形成された第１ゲート電極２３と第２ゲート電極２４の２層構造のゲート電極２２と、ゲート電極２２の両側の半導体領域１２に形成されたソース・ドレイン領域２７，２８を有し、容量素子３０は、絶縁領域１３上に積層して形成された第１容量電極３１、容量絶縁膜３２、第２容量電極３３を有し、第１容量電極３１と第１ゲート電極２３が、また第２容量電極３３と第２ゲート電極２４が、それぞれ同一材料で形成されている。 （もっと読む）

【課題】本発明は半導体基板上にＭＩＭキャパシタが形成された半導体装置およびその半導体装置の製造方法に関するものであり、ＭＩＭキャパシタの下地メタルと上地メタルがショートすることを防止する半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された凸部と、前記凸部の上面の外周部全てを含む領域に形成された下地メタルと、前記下地メタル上に形成された中間絶縁膜と、前記中間絶縁膜上において前記凸部の外周部より中央側に形成された上地メタルと、を備えるＭＩＭキャパシタと、を備えることを特徴とするものである。 （もっと読む）

【課題】小さい面積で大きな容量が実現できるキャパシタを提供する。
【解決手段】シリコン基板１の表面のキャパシタ形成領域１１に、平面視で正方形（矩形）の環状に形成された凹部４を、４×４の行列状に形成する。 （もっと読む）

【課題】ダマシン構造に組み込まれたキャパシタを有する半導体素子を提供する。
【解決手段】キャパシタ２５は、ダマシン構造内の半導体素子構成要素を有するダマシン構造の金属化層内全体に形成される。好ましくは、金属層の誘電体内にエッチングされる溝内にキャパシタは形成され、キャパシタは金属層の素子構成要素１６に電気的に接続する凹部内部に形成される第１のキャパシタ電極２６を包含する。絶縁体３０上に形成される第２のキャパシタ電極２７と共に絶縁体は前記第１のキャパシタ電極上に形成されるのが好ましい。これらの要素は凹部を形成するように、溝に適合するように堆積されるのが望ましく、その一部は溝内部に延在する。次に形成される素子構成要素は、第２のキャパシタ電極に電気的に接触するようにされる。 （もっと読む）

【課題】ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供する。
【解決手段】半導体装置１において、ＭＯＳＦＥＴ領域Ａ_{ＭＯＳＦＥＴ}にトレンチ１６を形成し、その内部にトレンチゲート電極１８を埋設する。また、キャパシタ領域Ａ_{Ｃａｐａｃｉｔｏｒ}にトレンチ２６を形成し、その内部にトレンチソース電極２８を埋設する。トレンチソース電極２８の形状はストライプ状であり、その長手方向の一部分を介して、ソース電極２１に接続されている。 （もっと読む）

【課題】 ＬＯＣＯＳ膜の膜厚調整を行う半導体集積回路装置の製造方法において、エッチングの回り込みによる窪みの無い、その結果容量素子の電極を構成する金属層のエッチング残りの発生を少なくする。
【解決手段】 半導体基板１主面を選択的に酸化してＬＯＣＯＳ膜２を形成し、ＬＯＣＯＳ膜を部分的にエッチングしてその所定領域に膜厚調整部３を形成し、半導体基板上にポリシリコン膜４を形成してＬＯＣＯＳ膜を被覆し、ポリシリコン膜４をパターニングして少なくとも一部はＬＯＣＯＳ膜上に配置される下部電極４ａを形成し、半導体基板上に層間絶縁膜５を形成して下部電極を被覆し、層間絶縁膜５上にＭｏ等の金属膜６を形成し、金属膜をパターニングして下部電極上に層間絶縁膜を介して上部電極６ａを形成する。下部電極は膜厚調整部以外の領域に配置する。エッチング残りが原因の配線間短絡や断線等が防止される。 （もっと読む）

【課題】キャパシタの上部電極及び下部電極にそれぞれはんだバンプが接続された構造を有するコンデンサ装置において、キャパシタを構成する膜の剥離を防止できるコンデンサ装置を提供する。
【解決手段】基板１０の上に形成された下部電極１２と誘電体膜１４と上部電極１６とにより構成されるキャパシタＱと、キャパシタＱを覆う絶縁膜１８と、上部電極１６の接続部１６ａ上の絶縁膜１８に形成された第１コンタクトホール１８ａと、第１コンタクトホール１８ａ内に形成されたはんだ拡散防止用の電極パッド２０と、電極パッド２０に電気的に接続されたはんだバンプ２２とを有し、上部電極１６は誘電体膜１４からはみ出したはみ出し部１６ａを備え、はみ出し部１６ａ上で前記電極パッドの底面および側面と密着するとともに第１コンタクトホール１８ａと接続し、上部電極１６と絶縁膜１８との間にはシランカップリング剤からなる密着材層が形成されていることを含む。 （もっと読む）

【課題】半導体基板上のキャパシタ設計において、単位面積当たりの容量を増加させるとともに、あらかじめ決められた面積の中での容量調整を可能にする。
【解決手段】開示のキャパシタは、第１の極性を有する第１の端子と、第１の極性とは逆の第２の極性を有する第２の端子と、第１の端子と第２の端子を接続する複数の柱状部とを備える。これらの柱状部の各々は、第１の端子に電気的に接続された第１の導電体棒と、第２の端子に電気的に接続された第２の導電体棒と、第１の導電体棒と第２の導電体棒の間の誘電体層を有する。 （もっと読む）

【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第１の電極まわりの配線が簡略化された容量素子を提供することである。
【解決手段】本容量素子では、Ｐ型のシリコン基板１１に第１の電極２６ａが形成され、その上部に第２の電極３０ａおよび第３の電極３５ａがそれぞれ第１の絶縁膜２９および第２の絶縁膜３０を介して順次積層されている。第１の電極２６ａに高い電圧が印加されてもブレークダウンしないように、第１の電極２６ａは、不純物濃度の高いＮ拡散層２６からなり、その周囲にＮ拡散層よりも不純物濃度が低いＮウエル２５が形成されている。このため、Ｎウエル２５に金属配線４５を接続しなくても、Ｎウエル２５はＮ拡散層２６と常に同電位となる。 （もっと読む）

【課題】 深さの異なる複数のコンタクトホールを有する構造であって、簡易な製造工程の下、基板に対するエッチングダメージを招来せず製造することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１上の一部領域にフィールド酸化膜２を形成し、その後にフィールド酸化膜２の一部領域をエッチング処理して凹部構造３２を形成し、その後に、少なくとも凹部構造３２の底面を覆うように、フィールド酸化膜２の上層に下部電極７、酸化膜８、上部電極９を形成し、ソース・ドレイン拡散領域６を形成し、その後に全面に層間絶縁膜１０を堆積する。そして、拡散領域６の上面が露出するように拡散領域６の上方領域に係る層間絶縁膜１０をエッチングして第１コンタクトホール１１ａを形成すると共に、上部電極９の上面が露出するように凹部構造３２の上方領域に係る層間絶縁膜１０をエッチングすることで第２コンタクトホール１１ｃを形成する。 （もっと読む）

【課題】容量素子を備える半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられた平板状の下部電極１３３、下部電極１３３の上部に平行に設けられた平板状のＴｉＮ膜１３７、および下部電極１３３とＴｉＮ膜１３７の間に設けられた容量膜１３５を備える容量素子１４１と、下部電極１３３の下面に接続し、金属材料により構成された第一Ｃｕプラグ１２７と、を含み、容量膜１３５が、構成材料として有機分子を含む膜を備える。 （もっと読む）

【課題】寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるＤＣ−ＤＣコンバータを提供する。
【解決手段】ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを、例えば単結晶シリコンＳｉからなる同一の半導体チップ６０内に近接配置するとともに、この半導体チップ６０に形成された配線層を通じてこれら構成要素を電気的に接続する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

多層構造、特にトレンチキャパシタを提供し、この多層構造は、トレンチを含むパターン化層構造、及び第１電極を具え、このパターン化層構造はＦＡＳＳ曲線構造を含み、第１電極の少なくとも一部分は、このＦＡＳＳ曲線構造上に形成されている。
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