【課題】シリコン基板に設けられた穴の内部に導電体と誘電体を配置することにより、キャパシタを構成してなるキャパシタ構造体において、穴をより深くしたり、穴の平面形状を複雑な形状とすることなく、導電体間の対向面積を増加させて容量値の増大が実現できるようにする。
【解決手段】穴２０は、シリコン基板１０の一方の主面に開口する有底穴であり、穴２０の内部にはシリコン基板１０よりなる突起２１が設けられ、穴２０の底面は、突起２１による凹凸面とされており、穴２０の内部では、穴２０の底面および側面に、これらの面側から第１の導電体３１、誘電体４０、第２の導電体３２が順次積層されているとともに、第１の導電体３１および誘電体４０は、突起２１による凹凸面の形状を承継した層形状とされている。 （もっと読む）

【課題】半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の第１の領域１には、表面１１に開口する複数個の有底穴２０が設けられ、第２の領域２には貫通穴３０が設けられ、有底穴２０は貫通穴３０よりも小さい穴幅を有する。絶縁体５０を両導電体４０、６０で挟んでなる積層構造体が、有底穴２０および貫通穴３０に充填され、さらに、第１の領域１において複数個の有底穴２０間にて連続して形成されており、第１の領域１は、当該積層構造体による容量形成部として構成される。有底穴６０における各導電体４０、６０は、それぞれ貫通穴３０における各導電体４０、６０に電気的に接続されて、半導体基板１０の表裏両面１１、１２に取りだされている。 （もっと読む）

【課題】本発明は、大容量化及び小面積化の要請に応えつつ、電圧依存性の低いキャパシタ装置及びその製造方法を提供することを目的とする。
【解決手段】シリコン３１、３２からなる下部電極３０上に、容量絶縁膜４０と上部電極５０が順次積層形成されたキャパシタ装置であって、
前記下部電極は、互いに導電極性の異なるＮ型領域２０とＰ型領域１０とが所定比率で混在配置されているとともに、前記Ｎ型領域の表面が前記Ｐ型領域の表面よりも窪んだ凹凸構造を有することを特徴とする。 （もっと読む）

【課題】補償容量素子を構成する容量絶縁膜が破壊されることのない半導体装置を提供する。
【解決手段】第１の電圧が供給される第１の電源端子２９と、第２の電圧が供給される第２の電源端子２３と、容量絶縁膜４２と該容量絶縁膜４２を挟んで形成される第１及び第２電極とを其々備えており、前記第１及び第２の電源端子間に直列に設けられる複数の補償容量素子４と、奇数番目の前記補償容量素子４と次の偶数番目の前記補償容量素子４とを各々接続する第１の配線層に形成された第１の容量接続配線と、偶数番目の前記補償容量素子４と次の奇数番目の前記補償容量素子４とを各々接続する第２の配線層に形成された第２の容量接続配線と、前記第１及び第２の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線５と、を備える。 （もっと読む）

【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ１６をＳｉ基板１０の主面に形成する。次に、トレンチ１６の深さを測定する。トレンチ１６の底面からＳｉ基板１０に酸素イオン１８を注入する。この際に、測定したトレンチ１６の深さと所望の深さの差に基づいて酸素イオン１８の注入エネルギーを調整して、Ｓｉ基板１０の所望の深さに酸素イオン１８が注入されるようにする。次に、熱処理を行って酸素イオン１８を注入した位置にＳｉＯ_２膜２２を形成する。次に、ＳｉＯ_２膜２２をエッチングストッパとして用いて、トレンチ１６の底面からＳｉ基板１０を更にエッチングしてトレンチ２４を形成する。その後、ＳｉＯ_２膜２２を除去する。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制する。
【解決手段】下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。 （もっと読む）

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】高温熱処理をせずに形成可能、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供する。
【解決手段】半導体基板の表面にＬＯＣＯＳ法およびウェットエッチングを用いて台形状トレンチを設け、台形状トレンチ表面に下部電極層５を形成し、下部電極層の上に容量絶縁膜６と上部電極７を順次積層する。 （もっと読む）

【課題】能動素子で扱う信号の影響を抑制しつつ、十分な容量密度を得られるキャパシタ、集積装置、高周波切替装置及び電子機器を提供する。
【解決手段】絶縁層１２と、絶縁層１２の上に設けられた半導体層１３と、半導体層１３において、能動素子が形成されるアクティブ領域とは電気的に分離して設けられたダミーアクティブ領域２０と、を有する基板１０と、基板１０におけるダミーアクティブ領域２０の上に、互いに対向して配置された第１電極３１及び第２電極３２と、第１電極３１と、第２電極３２と、の間に設けられた第１誘電体部４０と、を備える。 （もっと読む）

【課題】体格の増大が抑制された半導体装置を提供する。
【解決手段】絶縁分離トレンチによって半導体基板が複数の素子形成領域に区画され、各素子形成領域に少なくとも１つの電子素子が形成された半導体装置であって、半導体基板の厚さ方向に垂直な平面方向において、１本の絶縁分離トレンチを介して、２つの素子形成領域が互いに隣接するように、絶縁分離トレンチの平面方向に沿う形状が、格子状となっている。 （もっと読む）

【課題】高容量・高精度なＭＩＭ静電容量素子を少ない工程で製造する技術を提供する。
【解決手段】第１層間絶縁膜１７上に静電容量素子の下部電極２１と第２層配線２２とを同時に形成した後、第１層間絶縁膜１７上に堆積した第２層間絶縁膜２４に開口部３４を形成する。次に、開口部３４内を含む第２層間絶縁膜２４上に順次堆積した容量絶縁膜２７、第２金属膜および保護金属膜２９を順次堆積し、第２層間絶縁膜２４上の保護金属膜２９、第２金属膜および容量絶縁膜２７をＣＭＰ法で研磨・除去することによって、開口部３４内に容量絶縁膜２７、第２金属膜からなる上部電極２８および保護金属膜２９を残す。 （もっと読む）

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。 （もっと読む）

【課題】膜厚を増大させることなく，キャパシタ容量の低下を抑制する。
【解決手段】キャパシタ１００を有する半導体装置において，キャパシタ１００は，下部電極１１２と上部電極１６と，下部電極１１２と上部電極１６とに挟まれた絶縁膜１４とを備えている。下部電極１１２は窒化チタンからなり，当該下部電極１１２の絶縁膜１４側の表面がさらに窒化されて窒素リッチ層１１８が形成されている。下部電極１１２の表面に窒素リッチ層１１８が形成されることにより，下部電極１１２の上面の酸化が効果的に抑制される。特に，ＤＲＡＭにおいては，キャパシタの容量が大きくなるため，その効果が大きい。またキャパシタ内部のリーク電流も減る。 （もっと読む）

【課題】ＭＩＭ構造の容量素子を有する半導体装置において、容量素子の信頼性を向上させることのできる技術を提供する。
【解決手段】下部電極ＤＥと、容量絶縁膜ＣＥＬと、上部電極ＵＥとからなる容量素子において、下部電極ＤＥを、半導体基板１の主面上の絶縁膜に形成された電極溝１７ａの内部に埋め込まれた金属膜によって構成し、上部電極ＵＥを、ＴｉＮ膜（下層金属膜）２２と、ＴｉＮ膜（下層金属膜）２２上に形成されたＴｉ膜（キャップ金属膜）２３との積層膜によって構成する。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】キャパシタ素子の配置面積低減が可能な半導体記憶装置を提供する。
【解決手段】メモリセル領域５及び周辺回路領域６を複数の素子形成領域に分離し、半導体基板１１表面より上に上面を有する素子分離絶縁膜１７と、メモリセル領域５の素子領域７上に、順に、トンネル絶縁膜１３ａ、第１下層電極層１５ａ、第１電極間絶縁膜１９ａ、及び第１上層電極層２５ａとを有するメモリセル及び選択ゲートトランジスタ４１、４３と、周辺回路領域６の素子形成領域上に、上端に凹部１８が加工された第２下層電極層１５ｂ、この凹凸面及び素子分離絶縁膜１７上に配設され、第１電極間絶縁膜１９ａと同じ膜厚の第２電極間絶縁膜１９ｂ、及び第２電極間絶縁膜１９ｂ上に第２下層電極層１５ｂに対応した凹凸の下面の第２上層電極層２５ｂを有し、凹部１８の底面が第１下層電極層１５ａの上面と同じ高さであるキャパシタ素子４５とを備える。 （もっと読む）

【課題】微細化によってキャパシタが小型化された場合であっても、キャパシタの実効的なキャパシタ容量の低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】下部電極に形成した凹部開口の内周面を含む下部電極上に誘電膜を形成し、凹部開口内を含む誘電膜上に下部電極と対向する上部電極を形成する。さらに、下部電極を、第１導電膜と、絶縁膜と、不純物がドープされた低抵抗の第２導電膜とを順次積層して形成し、第１導電膜と第２導電膜とを接続する。 （もっと読む）

高い絶縁破壊電圧の埋め込まれた複数のキャパシタに関連する方法及び装置が提供される。半導体装置は、絶縁体（２０９）に埋め込まれたゲート材料（２０４）、複数の金属接触部（２１３）及び複数のキャパシタ（Ｃ１−Ｃ４）を含み得る。複数のキャパシタは、下部電極（２１７）、下部電極の表面を覆うように形成される誘電体（２１９）及び誘電体に形成される上部電極（２２１ｂ、ｃ）を含み得る。さらに、複数の接触部は、複数のキャパシタの下部電極の各々をゲート材料に接続し得る。複数のキャパシタは、ゲート材料を介して直列に接続され得る。
（もっと読む）