【課題】原子層蒸着法を利用したステップカバレージが優秀で、所望する抵抗及び伝導度を容易に決定することができ、酸素の拡散を防止できる金属層形成方法、および前記金属層形成方法によって形成された金属層を障壁金属層、キャパシタの下部電極または上部電極として備えた半導体素子を提供する。
【解決手段】反応性金属Ａ、窒素Ｎ、反応性金属と窒素との非晶質結合用元素Ｂの各ソースガスを、原子層蒸着法によって交互にチャンバー内に注入して各原子層を交互に積層させる金属層形成方法、およびこの方法によって形成された金属層を半導体素子の障壁金属層、下部電極または上部電極として備えてなる半導体素子。 （もっと読む）

【課題】望ましい形状を示す空洞に配置される導電層を含む可変キャパシタを製造する方法を提供する。
【解決手段】空洞の内部を覆う導電帯片、及び空洞の上に配置される弾力性のある導電膜を含む可変キャパシタを形成する方法であり、その空洞は、基板に凹所を形成する；その凹所に打ち延ばし可能な材料を配置する；打ち延ばし可能な材料の上方部に望ましい形状を与えるために、凹所のレベルで基板に型を載せる；その打ち延ばし可能な材料を硬化させる；及びその型を取り除くという工程により形成される。 （もっと読む）

【課題】 容量密度を高めることが可能な、立体構造のＭＩＭキャパシタにおいてＭＩＭキャパシタ直下の配線領域が配線として利用でき、配線層数の増大や、ＩＣチップ面積の増大を防ぐことのできるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】 下層配線を被覆するように層間絶縁膜３０１を形成し、層間絶縁膜に対し、下層配線の上面を基準とする層間絶縁膜の膜厚よりも小さな高さの開口部を形成し、開口部を被覆するように上部電極２０４、容量膜４０１、下部電極２０３から構成されるＭＩＭキャパシタを形成する。 （もっと読む）

【課題】耐熱性および誘電率を向上させて、かつリーク電流の発生を抑制した窒素添加ハフニウムシリケート膜を有する半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、まず、基板１上に６ｎｍ以下の膜厚の第１ハフニウムシリケート膜２１を形成する。次に、第１ハフニウムシリケート膜２１の第１窒化処理を行って、第１窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜２１ａを形成する。次に、第１窒素添加ハフニウムシリケート膜２１ａの第１アニール処理を行う。次に、第１窒素添加ハフニウムシリケート膜２１ａ上に６ｎｍ以下の膜厚の第２ハフニウムシリケート膜２２を形成する。次に、第２ハフニウムシリケート膜２２の第２窒化処理を行って、第２窒素添加ハフニウムシリケート膜２２ａを形成する。 （もっと読む）

【課題】保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路および半導体装置を提供すること。
【解決手段】静電気保護回路１００は，ＮＰＮバイポーラトランジスタ１０およびキャパシタ１４を有している。そして，ＮＰＮバイポーラトランジスタ１０は，コレクタが入力端子１１に接続され，エミッタが接地されている。また，ＮＰＮバイポーラトランジスタ１０のベースとコレクタとの間には，キャパシタ１４が配設されている。また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介して接地されている。さらに，キャパシタ１４は，トレンチキャパシタであり，ＮＰＮバイポーラトランジスタ１０を区画する素子分離トレンチを兼ねる。 （もっと読む）

【課題】 トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。
【解決手段】 ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。 （もっと読む）

【課題】半導体素子の形成方法において、レーザカッティングが行われた領域内でプレート電極層の酸化を防止して素子特性、及び信頼性を向上させる。
【解決手段】本発明は、キャパシタ領域形成工程でＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を用いて周辺回路領域にハードマスク層を残留するようにし、後続の工程で周辺回路領域のプレート電極層を除去することによりヒューズ形成した後、レーザカッティングが行われた領域内でプレート電極層の酸化を防止する。 （もっと読む）

【課題】半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去することを最も主要な特徴とする。
【解決手段】半導体チップの合成部に形成され、能動素子が設けられた回路領域１２と、回路領域１２に電源電圧を供給する電源配線が形成された電源配線領域１３と、電源配線領域内に形成され、電源配線に乗るノイズを除去する容量素子１４とを具備する。 （もっと読む）

【課題】 本発明は、原子レベルの粗面を形成することができる表面処理方法を提供すると共に、単位面積当たりの容量を大幅に向上させることができるキャパシタ構造体の製造方法、及びキャパシタ構造体、並びに電子デバイスを提供する。
【解決手段】 シリコン基板１０１の表面上に形成されると共に原子レベルの微細孔を有する多孔質膜１１０の表面近傍にハロゲンを含有する物質（塩素）からハロゲンラジカル（塩素ラジカル）を生成し、ハロゲンラジカル（塩素ラジカル）を多孔質膜１１０の微細孔を介してシリコン基板１０１の表面に衝突させることで、シリコン基板１０１に原子レベルの粗面１０１ａを形成する。 （もっと読む）

【課題】高容量化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第１絶縁膜１７と、前記第１絶縁膜と接して設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い高誘電体膜１５とを少なくとも有するキャパシタ絶縁膜３０と、前記キャパシタ絶縁膜を挟むように設けられ、ＣｕまたはＣｕを主成分とする第１、第２キャパシタ電極１０、２０とを備えるキャパシタＣ１を具備する。 （もっと読む）

【課題】 容量素子の占有面積を低減させながら、容量素子の寄生容量を低減できる技術を提供する。
【解決手段】 下部電極１０、容量絶縁膜１８および中間電極１１よりなる容量素子上に、中間電極１１、容量絶縁膜２１および上部電極１２よりなる容量素子を形成する。すなわち、容量素子を積層構造とする。そして、中間電極１１に段差を設けることにより、容量形成領域以外の領域における中間電極１１と下部電極１０との間の距離および中間電極１１と上部電極１２との間の距離を容量形成領域における距離より大きくする。例えば、容量形成領域では、下部電極１０と容量絶縁膜１８が直接接するようにする一方、容量形成領域以外の領域では、下部電極１０と容量絶縁膜１８が直接接しないようにする。 （もっと読む）

高電荷キャリア蓄積容量のコンデンサに要求されるダイ面積を著しく低減する、デカップリングコンデンサ（２４０、３４０、４４０、５４０）の垂直方向または三次元非平面構成を提供する。デカップリングコンデンサ（２４０、３４０、４４０、５４０）の非平面構成により、非常に重要なゲートパターン化プロセス中のパターン均一性が改善される。
（もっと読む）

【課題】高周波数用高精度キャパシタを提供すること。
【解決手段】高精度高周波数キャパシタは半導体基板１０２の表側に形成された誘電層１０４を有し、第一の電極１０６が誘電層上に形成される。半導体基板は高度にドープされ、それゆえ抵抗率が低い。第二の電極１０８は第一の電極１０６より絶縁され、また表側表面上に形成される。一つの実施例では、第二の電極１０８は金属を満たしたビア１１６によって裏面の導電層１２０と電気的に接続される。他の実施例ではビアは省略され、第二の電極は基板と電気的に接続されているか、誘電層上に形成されるかのどちらかであり、一対の連続して接続されたキャパシタを作り出す。 （もっと読む）

電子素子は、第1面(1)に半導体素子(20)の回路を有する半導体基板(10)を含む。その基板(10)は、担体(40)と封止(70)との間に存在する。それにより、その基板の第1面(1)はその担体(40)に対向する。半導体素子(20)の回路は、導体トラック(25)によって、溝(80)内のメタライゼーション(82)と結合する。そのメタライゼーション(82)は、封止(70)の外側に設けられている終端部(90)まで延在する。少なくとも1の他の電気素子(120)は、半導体基板(10)の第1面(1)と封止(70)との間に画定される。この他の素子(120)には、その基板(10)の第1面(1)上に存在する半導体素子(20)の回路中に他の素子(120)を組み込むように、溝(80)内のメタライゼーション(82)まで延在する少なくとも1の導体トラック(65)が供される。

（もっと読む）

【課題】 短い工程で半導体シリコン部分をトレンチ状にエッチングして電子素子を形成するための製造方法を提供する。
【解決手段】 エッチング停止層となる酸化シリコン層１０２を熱酸化法を用いて形成する。次に第１のレジストパターンをマスクとして、酸化シリコン層１０２をエッチングし半導体シリコンからなる基板１０１を露出させる。次にポリシリコンを成層し、第２のレジストパターンをマスクとしてポリシリコンをエッチングする。次に基板１０１上の酸化シリコン層１０２が残されている領域をマスクとして、基板１０１をエッチングによりトレンチ状に加工する工程と、エッチング残滓３０２を除去する工程との２つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域３０３を形成する。 （もっと読む）

【課題】 半導体装置の大型化を抑えつつ、製造工程における不具合や歩留りの低下を防止することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板である支持基板１１と、支持基板１１上に形成された下部電極１３と、下部電極１３上に形成され、所定幅の溝が交差するように複数組み合わされてなる開口１２ａを有する層間絶縁膜１２と、開口１２ａの側壁および底部に形成された絶縁膜１５と、開口１２ａ内部の絶縁膜１５上に形成された開口内電極１４と、絶縁膜１５および開口内電極１４上に形成された上部電極１６とを有する。 （もっと読む）

【課題】必要とする任意の耐圧を確保することができ、定常状態だけでなく、サージが入った場合においても回路破壊することのない半導体装置であって、さらには、高い分圧抵抗が付加されていても回路破壊せず、十分なスイッチング速度を確保することのできる半導体装置を提供する。
【解決手段】絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_９が、グランド電位と所定電位との間で、順次直列接続されてなり、第１段トランジスタ素子Ｔｒ_１におけるゲート端子を入力端子とし、第１段トランジスタ素子Ｔｒ_１を除いた各段のトランジスタ素子Ｔｒ_２〜Ｔｒ_９におけるゲート端子が、ＧＮＤ電位と所定電位との間で直列接続された各段の並列ＲＣ素子ＲＣ_１〜ＲＣ_９の間に、それぞれ、順次接続されてなり、第ｎ段トランジスタ素子Ｔｒ_９における所定電位側の端子から、出力が取り出されてなる半導体装置１３０とする。 （もっと読む）

【課題】 小さなセル面積で大きな容量を確保可能なシリンダ型の容量素子を備える半導体装置を提供する。
【解決手段】 半導体装置１０は、半導体基板１１上部に形成されたシリンダ孔形成用絶縁膜３６のシリンダ孔３８の内部に順次に形成された、第１の電極膜３９、容量絶縁膜４２、及び、上部電極４３を有する第１の容量素子部分４４と、シリンダ孔形成用絶縁膜３６の上部に第１の容量素子部分４４に連続して形成された、第２の電極膜４０、容量絶縁膜４２、及び、上部電極４３を有する第２の容量素子部分４５とを有する容量素子を備える。第２の電極膜４０は、第１の電極膜３９から連続して第１の電極膜３９の上部に形成され、且つ、第１の電極膜３９よりも大きな膜厚を有する。 （もっと読む）

【課題】 ＭＩＭ(Metal Insulator Metal)構造を有するキャパシタの信頼性、製造歩留まりを向上させる。
【解決手段】 キャパシタ（Ｃ）は、層間絶縁膜２８の電極溝２９内に形成された下部電極３３と、下部電極３３上に形成された誘電膜３５と、誘電膜３５上に形成された上部電極３６とからなるＭＩＭ構造を有している。さらに、上部電極３６および誘電膜３５は、下部電極３３よりも大きい面積で形成され、下部電極３３の全体が上部電極３６および誘電膜３５の内側に配置されるようになっている。 （もっと読む）

本発明はバリア層（４８）上へ金属酸化物誘電体材料（５０）を蒸着する方法を提供する。バリア層を金属組成物と、炭素、硼素及び窒素の１または２以上で構成し、誘電体材料の金属酸化物をバリア層を構成する金属と同一金属で構成する。誘電体材料／バリア層構造体をコンデンサ中へ組み入れる。かかるコンデンサは例えば電子システムに用いられるＤＲＡＭセル中に利用可能である。
（もっと読む）