【課題】ＭＩＭ型容量素子の容量値を改善する。
【解決手段】半導体装置１００は、半導体基板１０２上に、シリサイドを形成する金属および窒素を含む導電性の下部電極１０６を形成する工程と、下部電極１０６表面に還元ガスを照射する工程と、還元ガスを照射した後に、下部電極１０６表面にシリコンを含むガスを照射して、下部電極１０６表面にシリサイドを含む合金突起物１１４を島状に形成する工程と、下部電極１０６および合金突起物１１４上に、容量膜１１８を形成する工程と、容量膜１１８上に、上部電極１２０を形成する工程と、により製造される。 （もっと読む）

【課題】面積上の不利益を低減する事が出来る、抵抗容量構造体及びその製造方法を提供する。
【解決手段】抵抗容量構造体１０はマイクロ電子回路内の少なくとも２つのノード間の電気容量を提供する。抵抗容量構造体の最下プレート１２は電気抵抗層を含み、これは回路内の別のノードとの間の電気抵抗経路を提供する。抵抗容量構造体は、中間レベルの誘電体層１４の上面又はその中に形成することができる。もしくは、電気抵抗層は、中間レベルの誘電体層の間に配置されたキャビティを充填して、結果的に中間レベルの誘電体層の間の電気抵抗経路を提供するために使用できる。 （もっと読む）

【課題】ＭＩＳＦＥＴ、容量素子、および抵抗素子などの半導体素子を同一半導体基板上に形成するとき、容量素子の誘電体膜形成時の熱処理により、容量素子下部電極からの不純物が抵抗素子部へ熱拡散することにより、抵抗素子の抵抗値が変化してしまうという問題があった。
【解決手段】本発明の半導体装置の構造は、容量素子を構成する下部電極と抵抗素子との間の導電性材料の間の素子分離膜上に、部分的に凸部または凹部を設けることにより、容量素子の誘電体膜形成時の熱処理により膜中を移動する不純物が近傍の素子に到達せず、抵抗素子の不純物の濃度変化を起こさせない。このような構造によって、所定の抵抗値の抵抗素子を得ることができる。 （もっと読む）

【課題】半導体基板に形成される感温ダイオードに高周波ノイズが作用した場合に、そのノイズの除去性能を向上すること。
【解決手段】半導体基板１の厚さ方向に重なるように、感温ダイオード８とコンデンサ４とを形成した。これにより、コンデンサ４を感温ダイオード８に接続したときの配線長を極力短くすることが可能となる。その結果、配線のインダクタンス成分の影響をほぼ受けることなく、コンデンサ４によって感温ダイオード８に作用する高周波ノイズを精度良く低減することができる。 （もっと読む）

【課題】半導体基板上において、少なくとも１つの機能性素子が構成される半導体集積回路装置において、機能性素子の直上側または直下側にダミー金属パターンを用いることなく、その剛性や電気的特性の劣化を抑制するとともに、前記機能性素子の性能を十分に発揮できるようにする。
【解決手段】半導体基板上において、少なくとも１つの機能性素子が構成された半導体集積回路装置において、前記機能性素子の上側及び下側の少なくとも一方において層間絶縁膜を介して形成されるとともに、その層間絶縁膜で分離されている金属配線同士を繋ぐ層間接続体の内側であって前記機能性素子の外側に位置する領域において、前記機能性素子を囲むようにしてダミー金属部を設ける。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、製造工程を複雑化することなく、従来の製造ライン構成によって、小面積で大容量の容量素子を構成する。
【解決手段】 素子分離領域であって素子分離用選択酸化膜２に囲まれた領域に、複数の局所的選択酸化膜４を有するとともに、局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層した構造の容量素子を設ける。 （もっと読む）

【課題】半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分ける技術を提供する
【解決手段】半導体基板１の主面上に堆積、開口した第１絶縁膜Ｚ１をエッチングマスクとして、半導体基板１にエッチングを施すことで第１溝部Ｔ１を形成する。その後、第１溝部Ｔ１を第２絶縁膜Ｚ２０を埋め込んだ後、熱吸収膜２を堆積し、第１領域Ｒ１には熱吸収膜２を残し、第２領域Ｒ２では熱吸収膜２を除去するようにパターニングする。次に、熱吸収膜２をランプＬによって熱処理することで、第１領域Ｒ１の第２絶縁膜Ｚ２０を選択的に熱処理する。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

本発明は、基板（１）上に集積回路（２）が設けられた半導体装置とその製造方法に関する。集積回路（２）は基板１上の正面に設けられ、少なくとも一つのコンデンサ（２０）が集積回路に接続されたものにおいて、前記少なくとも一つのコンデンサは、トレンチ（３）のモノリシック奥行構造で設計されていることを特徴とする。トレンチは、少なくとも一つの第一グループと少なくとも一つの第二グループとに設けられ、グループ内のトレンチは基本的には互いに平行であり、第一および第二グループは基本的には、互いに直角である。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。
【解決手段】 一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。 （もっと読む）

【課題】駆動電圧特性の変動を抑制するのに適し、且つ、静電容量について大きな可変率を実現するのに適した、可変キャパシタを提供する。
【解決手段】本発明の可変キャパシタＸ１は、例えば、対向面１２ａを有する固定電極１２と、対向面１２ａに対向する対向面１３ａを有し且つ固定電極１２の側に突き出るように湾曲している部位を有する可動電極１３と、対向面１２ａに設けられた誘電体パターン１４とを備える。 （もっと読む）

【課題】基板内にそれぞれ設置された、キャパシタ・アパーチャおよび側方に離間されたバイア・アパーチャを含むチップ・キャリア基板を提供すること。
【解決手段】キャパシタ・アパーチャは、基板内でキャパシタ・アパーチャおよびバイア・アパーチャを同時にエッチングするために用いられるプラズマ・エッチ法におけるマイクロローディング効果に伴なってバイア・アパーチャよりも狭い線幅およびより浅い深さで形成される。その後、キャパシタ・アパーチャ内でキャパシタが形成および設置され、バイア・アパーチャ内でバイアが形成および設置される。第１のキャパシタ・プレート層、キャパシタ誘電体層および第２のキャパシタ・プレート層の様々な組み合わせは、キャパシタ・アパーチャおよびバイア・アパーチャに関しては連続し得る。 （もっと読む）

【課題】可動時に容量値の差が小さく、また連続的に容量値を可変することができる素子を提供することを目的としている。
【解決手段】基板４と、基板４上に配置した複数の信号線路導体１，２と、複数の信号線路導体１，２上を可動する可動電極部とを備え、可動電極部は複数の導体電極５，６を配置した誘電体３を有し、導体電極５，６の少なくとも１つは、誘電体３を介して信号線路導体１，２と常時対向させ、導体電極５，６の他の少なくとも１つは、誘電体３を介して信号線路導体１，２と対向させたり対向させなかったりしているものである。 （もっと読む）

【課題】電子素子、及びその製造方法を提供する。
【解決手段】工程段階を減らし、インクジェットプリンティングのような経済的な方法を使用して、フッ素化有機高分子のような絶縁層を直接パターニングできる電子素子の製造方法、並びに該製造方法によって形成されるバンク構造を有する電子素子である。 （もっと読む）

【課題】電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置を提供する。
【解決手段】埋め込み酸化膜１２を有するＳＯＩ基板２０において、埋め込み酸化膜１２上のＳＯＩ層２１が、埋め込み酸化膜１２に達する絶縁分離トレンチにより取り囲まれた複数の領域Ｅ１，Ｅ２，Ｄに分割され、複数の領域Ｅ１，Ｅ２，Ｄが、能動素子または受動素子が配置される素子領域Ｅ１，Ｅ２と、基板面内において素子領域Ｅ１，Ｅ２を取り囲み、接地（ＧＮＤ）電位に固定される分離領域Ｄとに分類され、分離領域Ｄに、当該分離領域ＤのＳＯＩ層２１を一方の電極とする容量素子Ｃ１が配置されてなる半導体装置１０１とする。 （もっと読む）

【課題】 高容量のＭＩＭキャパシタを有する半導体装置を提供することを目的とする。
【解決手段】 半導体装置内部に、第一のキャパシタ電極１０３と、第一のキャパシタ電極１０３表面に形成された薄膜かつ膜質の良好な絶縁性の窒素含有銅シリサイド膜１０４ａを有するキャパシタ絶縁膜１０４と、キャパシタ絶縁膜１０４上に形成された第二のキャパシタ電極１０８により構成されるＭＩＭキャパシタを備えることにより、半導体装置のＭＩＭキャパシタの容量を向上する。 （もっと読む）

【課題】ヒステリシス膜の抵抗値の変化を利用した電子装置であって、自己整合プロセスにより容易に製造できる構造を有する電子装置を提供する。
【解決手段】電子装置は、基板上に形成され、各々導電層を含む層構造を有する孤立パターンと、前記基板上、前記孤立パターンの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターンと、前記孤立パターンと前記引き出し線パターンの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜と、前記相対向する一対のヒステリシス側壁膜上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜と、とりなり、前記引き出し線パターン上には、前記導電層にコンタクトして第１の電極が形成され、前記孤立パターン上には、前記導電性側壁膜にコンタクトして第２の電極が形成されることを特徴とする。 （もっと読む）

【課題】ヒステリシスを有するＭＩＭ素子を配列した電子装置を、高い歩留まりで製造可能とする。
【解決手段】電子装置は、基板と、前記基板上に互いに平行に第1の方向に延在するように形成されたダミーパターンと、前記ダミーパターンの相対向する第1および第２の側壁面にそれぞれ形成された第1および第2の導電性側壁膜よりなり、各々前記第1の方向に延在する一対の下部電極パターンと、前記基板上に、前記ダミーパターンおよび前記一対の下部電極パターンを覆って形成された、金属酸化物よりなるヒステリシス膜と、前記ヒステリシス膜上に、前記第1の方向とは異なる第2の方向に延在するように形成された導電膜よりなる上部電極パターンと、よりなる。 （もっと読む）

【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。
【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。 （もっと読む）