【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。
【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。 （もっと読む）

【課題】キャパシタの導電性部材に貴金属を用いる場合、パターン化することが難しい。貴金属を望ましい形状へと形状化する製造方法を提供する。
【解決手段】導電性ペデスタルの上部表面を露出させるために、第１導電材を貫通して電気絶縁性マス中へ延びる開口４６を形成する過程と、第２導電材５０を、前記開口内及び前記ペデスタルの上部表面上、さらには第１導電材上に存在するように形成する過程と、前記第１導電材上及び前記ペデスタル上部表面の少なくとも一部上から第２導電材を除去する過程と、第１導電材、第２導電材及びペデスタル中へ電流を与えている間、第２導電材及びペデスタル上部表面を電解液へ晒し、その間に、第１導電材に比して第２導電材及びペデスタル上部表面の少なくとも一方上へ物質９０を選択的に電気めっきする過程と、前記物質上へ誘電層と導電性層を形成する過程と、を具備する製造方法。 （もっと読む）

【課題】素子分離膜に導電膜を埋め込む際に、素子分離膜の上面及び導電膜の上面の平坦性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２を埋め込む工程と、素子分離膜２に溝２ａを形成する工程と、溝２ａ内及び素子分離膜２上に第１の導電膜２０を形成する工程と、溝２ａ内に位置する第１の導電膜２０上に第１のマスク膜５１を形成する工程と、第１のマスク膜５１をマスクとしたエッチングを行うことにより、素子分離膜２上に位置する第１の導電膜２０を除去する工程と、第１のマスク膜５１を除去する工程とを具備する。溝２ａの深さは第１の導電膜２０の厚さと略等しいのが好ましい。 （もっと読む）

本発明は、絶縁層によって分離された上部及び下部プレートを有する金属−絶縁体−金属キャパシタを形成する方法に関するものであり、上部及び下部プレートの一方が、これらの上部及び下部プレートの他方内の対応するキャビティ内に延びる少なくとも１つの突起を備えた形状を有し、この方法は、１本以上のナノファイバーをベース面上に成長させるステップを含む。
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【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

半導体ウエハにウエハ貫通相互接続を提供するものであり、半導体ウエハの場合により凹状になった部分に犠牲膜（１１０）を形成すること、そのウエハの片面に面する犠牲膜の露出部分を覆うようにウエハの片面上に金属被膜（１２４）を堆積すること、ウエハの他面に面する犠牲膜の露出部分を場合によりエッチングした後に除去すること、及び既に堆積した金属被膜に接触するように該ウエハの他面上に金属被膜（１３０）を堆積することを含む。薄い金属膜を使用してコンデンサ型及び他の構造を提供するための技術も開示する。
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本発明は、基板を貫通する垂直相互接続部を作製する方法を提供する。この方法は、基板２００の第１の側２０２と第２の側２０４間に配置された犠牲埋込み層２２０を利用する。第１の側からトレンチ２０６及び２０６’をエッチングした後に、犠牲埋込み層２２０は、第２の側からの孔２１８及び２１８’のエッチング中に停止層として機能し、これにより孔のオーバーエッチング中の損傷からトレンチを保護する。トレンチのエッチングは孔のエッチングから完全に分離され、プロセスの選定及びデバイスの製造のためのいくつかの利点を与える。犠牲埋込み層の一部分を除去してトレンチと孔とを相互接続した後に、結果的な垂直相互接続孔を充填して垂直相互接続部を形成する。
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【課題】製造コストの低減とＴＡＴの短縮を可能とした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上に配線８を形成する工程と、Ｓｉ基板１上に層間絶縁膜１０を形成して配線８を覆う工程と、層間絶縁膜１０を選択的にエッチングして、配線８を底面で露出させる開口部１３を形成する工程と、開口部１３が形成されたＳｉ基板１上の全面に、キャパシタ用の下部電極膜３０を形成する工程と、下部電極膜３０上にキャパシタ用の容量絶縁膜３３を形成する工程と、ＣＭＰによる平坦化処理をＳｉ基板１上に施して、開口部１３以外の領域で層間絶縁膜１０の表面が露出するまで容量絶縁膜３３および下部電極膜３０を研磨する工程と、平坦化処理後のＳｉ基板１上にキャパシタ用の上部電極膜を形成する工程と、を含み、下部電極膜３０と容量絶縁膜３３との総厚みを開口部１３の深さ以下とする。 （もっと読む）

【課題】面積が大きい第２トレンチの極近傍にゲート電極を配置する場合でも、このゲート電極を設計寸法どおりに再現性良く形成できるようにした半導体装置の製造方法を提供する。
【解決手段】ＣＭＯＳ領域のＳｉ基板１に小面積の第１トレンチＴｒ１を形成する工程と、第１トレンチＴｒ１が形成されたＳｉ基板１上の全面にＳｉＯ_２膜５を形成して第１トレンチＴｒ１を埋め込む工程と、ＳｉＯ_２膜５に平坦化処理を施して第１トレンチＴｒ１以外のＳｉ基板１上からＳｉＯ_２膜５を除去する工程と、ＣＭＯＳ領域のＳｉＯ_２膜５が取り除かれたＳｉ基板１上にゲート電極１１を形成する工程と、ゲート電極１１を形成した後で、高周波領域のＳｉ基板１に大面積の第２トレンチＴｒ２を形成する工程と、第２トレンチＴｒ２を層間絶縁膜１５で埋め込む工程と、第２トレンチＴｒ２の真上に位置する層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する工程と、を含む。 （もっと読む）

【課題】レイアウトに制限を受けることなく、単位面積当たりの容量を増大することができる半導体装置を提供すること。
【解決手段】ＤＲＡＭ領域１ａとロジック領域１ｂを混載する半導体装置において、ＤＲＡＭ領域１ａ及びロジック領域１ｂは、それぞれ、容量素子４ａ，４ｂを備える複数のセルを有し、容量素子４ａ，４ｂは、上部電極５ａ，５ｂ、下部電極７ａ，７ｂ、及び上部電極５ａ，５ｂと下部電極７ａ，７ｂに挟まれた誘電体膜６ａ，６ｂを有する。ＤＲＡＭ領域１ａにおいては、上部電極５ａと下部電極７ａのうち少なくとも一方は、セル毎に電気的に分離され、ロジック領域１ｂにおいては、上部電極５ｂ、下部電極７ｂ及び誘電体膜６ｂは、複数のセル間を連続するように延在している。 （もっと読む）

【課題】酸化ハフニウム等の高誘電率絶縁膜を用いたＭＩＭキャパシタにおいて、高容量密度と高容量精度を両立し、ＭＩＭキャパシタの耐圧低下を防止し、リーク電流増大を低減する技術を提供する。
【解決手段】第一の金属配線７００、加工された容量膜４０５、加工された上部電極２１５、第三の金属配線７０２から構成されるＭＩＭキャパシタにおいて、第一の金属配線を被覆するように酸化シリコンからなる層間絶縁膜を形成した後、この第一の金属配線直上の層間絶縁膜の接続孔層に相当する領域に対し、第一の金属配線の上面が露出しないようにこの層間絶縁膜に第一の開口部を形成し、次に、第一の金属配線表面が露出するように第一の開口部の内部に第二の開口部を形成した後、容量膜、第三の金属配線を形成されることにより達成される。 （もっと読む）

高周波数で用いるのに適しており、且つ、入力と出力を有する第１のキャパシタ及びグランド接続を備える集積回路であって、キャパシタは、該キャパシタの出力とグランド接続との間の抵抗を介してＥＳＤ保護され、抵抗は、グランド接続のＲＦ性能への実質的な影響を阻止するように充分に高い抵抗値を有する、集積回路。
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【課題】工程数を増やすことなくヒューズ素子を形成する領域の面積を低減することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１０の上に順次形成された第１の下部電極３２、容量絶縁膜３３及び第１の上部電極３４を含む容量素子３１と、基板１０の上における容量素子とは異なる領域に順次形成された第２の下部電極４２、ヒューズ絶縁膜４３及び第２の上部電極４４を含むヒューズ素子４１とを備えている。第１の下部電極３２は、断面凹状に形成され、第２の下部電極４２は、柱状で且つ第１の下部電極３２と同一の導電材料からなることを特徴とする。 （もっと読む）

【課題】ＭＩＭキャパシタ・デバイスおよびＭＩＭキャパシタ・デバイスの製造方法を提供すること。
【解決手段】このデバイスは、１つまたは複数の導電層を含み、上面、下面および側壁を有する上プレートと、１つまたは複数の導電層を含み、上面、下面および側壁を有するスプレッダ・プレートと、１つまたは複数の誘電層を含み、上面、下面および側壁を有する誘電ブロックとを含み、誘電ブロックの上面は上プレートの下面と物理的に接触し、誘電ブロックの下面はスプレッダ・プレートの上面の上にあり、上プレートと誘電ブロックの側壁は本質的に共面である。 （もっと読む）

【課題】半導体構造およびこの半導体構造を形成する方法を提供すること
【解決手段】半導体構造は、半導体基板を含む。半導体構造は、半導体基板の上に電気絶縁領域をさらに含む。半導体構造は、半導体基板の上に半導体基板と直接物理的に接触した第１の半導体領域をさらに含む。半導体構造は、絶縁領域の上に第２の半導体領域をさらに含む。半導体構造は、第１の半導体領域および半導体基板の中にキャパシタキャパシタをさらに含む。半導体構造は、第２の半導体領域および電気絶縁領域の中にキャパシタ電極コンタクトをさらに含む。 （もっと読む）

【課題】簡略化されたプロセスで製造することのできる、溝型ゲート電極を有するＭＩＳＦＥＴ及び溝型キャパシタを有する半導体装置、及びその製造方法を提供する。
【解決手段】ＭＩＳＦＥＴのゲート電極を埋め込む為のゲート溝と、前記キャパシタを形成する為のキャパシタ形成溝と、を同時に形成する溝形成工程、を具備する。 （もっと読む）

【課題】 高Ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイスを提供する。
【解決手段】 チップ裏面に形成され、ウェハ貫通相互接続部を用いてチップ前面の集積回路に接続された高Ｑのオンチップ・キャパシタを有する半導体ＩＣ（integrated circuit、集積回路）チップを製造する方法を提供する。一態様において、半導体デバイスは、前面と、裏面と、基板の前面及び裏面の間に挿入された埋込み絶縁層とを有する半導体基板を含む。集積回路は半導体基板の前面に形成され、集積キャパシタは半導体基板の裏面に形成され、相互接続構造部は埋込み絶縁層を貫通して形成されて集積キャパシタを集積回路に接続する。 （もっと読む）

【課題】 トレンチの拡張によるトレンチの併合が生じないトレンチ構造体及びその製造方法を提供すること。
【解決手段】 半導体の製造方法が、半導体構造体を準備するステップを含む。半導体構造体は、半導体基板と、半導体基板内のトレンチとを含む。トレンチは、｛１００｝側壁面及び｛１１０｝側壁面を有する側壁を含む。半導体構造体は、｛１００｝側壁面及び｛１１０｝側壁面上のブロック層をさらに含む。この方法は、｛１００｝側壁面上のブロック層の部分を除去することなく、｛１１０｝側壁面上のブロック層の部分を除去し、｛１１０｝側壁面が周囲雰囲気に露出されるようにするステップをさらに含む。 （もっと読む）

シリコン基板（１０）にインダクタ（７０）を製造するための方法において、レジスト層（８２）を堆積して、ポリシリコン層（３０）をエッチングした後に、レジスト層（８２）を剥離してポリシリコンをアニール処理する前にアルゴンの注入ステップ（８４）を行う。このように、アモルファス（非晶質）層（８６）を基板（１０）上に形成して、付加的なマスク処理ステップの必要がなく、またはポリシリコン層（３０）に有害な衝撃を与えることなく、インダクタ（７０）のＱ係数を改善する。
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【課題】半導体素子の形成方法を提供する。
【解決手段】前記方法は、基板上に有機金属化学蒸着工程によって第１導電性金属化合物膜を形成し、前記第１導電性金属化合物膜上に物理気相蒸着工程によって第２導電性金属化合物膜を形成することを含む。第１及び第２導電性金属化合物膜は、第１導電性金属化合物膜が酸素原子に露出されることを防止するか、最小化した状態で形成される。したがって、第１導電性金属化合物膜の劣化を減少させることができる。 （もっと読む）